KR970006876B1 - 입력 회로 - Google Patents

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Description

입력 회로

제1도는 본 발명의 기본 회로도.

제2도는 본 발명의 다른 기본 회로도.

제3도는 본 발명에 관한 입력 회로도.

제4도는 본 발명에 관한 다른 입력 회로도.

제5도는 본 발명에 관한 입력 회로에서 프로세스의 흐트러짐이나 온도에 관한 보상을 도시한 도면.

제6도는 본 발명에 관한 다른 입력 회로에서 프로세스의 흐트러짐이나 온도에 관한 보상을 실시한 도면.

제7도는 종래 입력 회로의 구성도.

제8도는 종래 입력 회로의 다른 구성도.

* 도면의 주요부분에 대한 부호의 설명

2 : 입력 단자, 2출력 단자 MP₁: 제1트랜지스터

MP₂: 제2트랜지스터 10 : 제1전압원

V_B1: 제2전압원 4 : 제1출력 단자

본 발명은 전송 선로를 통하여 LSI간의 신호 전송을 행하는 입력 회로에 관한 것이다.

대형 계산기나 통신 시스템등에서 시스템을 구성하는 LSI의 고속화, 고집적화, 저소비 전력화가 요구되고 있다. 현재, 이들 요구를 모두 충족한 프로세스는 발견되지 않고, 기능에 따라 프로세스를 선정하여 시스템을 실현하고 있다.

CMOS 프로세스를 살펴 보면, 저소비 전력, 고밀도 집적의 점에서 뛰어난 특성을 나타내고 있고, 또한 최근 미세화 기술의 진보에 따라 내부 게이트의 동작도 고속화되어 있다. 그러나, CMOS의 인터페이스는 바이폴라[특히, 여기서 ECL(에미터 커플드 로직)]에 비해 소자 자체의 전류 구동 능력이 적고 임피던스 정합을 하지 않는 전송계이기 때문에, LSI 상호간의 신호 전송 속도가 낮다. 따라서, 대규모 시스템을 구성할 경우, 인터페이스 동작 속도의 한계에 의해 동작 속도가 제한된다. 인터페이스 속도를 높이기 위해 입출력을 병렬 전개하는 수단도 생각할 수 있지만, 병렬 전개를 행한만큼 기판상의 배선등이 증대하여 실장 면적이 커지게 되는 것은 불가피하다.

ELC 프로세스는 회로 내부 동작이 고속이고 수단(受端)에서 임피던스 정압을 한 입출력 인터페이스를 사용하고 있기 때문에, 고속 전송을 실현할 수 있는 이점을 갖고 있지만, 집적도는 CMOS에 비해 작고 일반적으로 소비 전력도 크다.

입출력을 ECL로 구성하고, 논리 회로를 CMOS로 실현하는 BICMOS 프로세스는 ECL과 CMOS 이점을 살린 것으로 고속, 고집적, 저소비 전력에 적합하다고 생각된다. 그러나, 단독 프로세스보다도 제조 과정이 복잡해지고, 원가가 높으며, 고속, 고집적, 저소비 전력에 관해 단독 프로세스 이상의 성능은 기대할 수 없다.

이상의 점을 감안하여, 본 발명자들은 저소비 전력, 고집적에 적합한 CMOS를 사용해서 임피던스 정합을 고려한 제7도 및 제8도에 도시한 바와 같은 고속 입력 회로를 이미 제안하고 있다(일본국 특허 출원 평 제2-325204호).

제7도는 단일 극성의 MOSFET를 사용한 입력 회로를 도시한다. 또한, 이하의 설명에서는 NMOS FET를 MN으로 표시하고, PMOS FET를 MP로 표시하기로 한다.

제7도에서 Ii₁, Ii₂는 각각 논리치 H, L에 대응하는 전류를 공급하는 전류원이고, 스위치(SW)에 의해 전류원(Ii₁, Ii₂) 중의 어느 하나가 단자(100)에 접속된다.

입력 회로는 전송 선로(TR)을 통하여 단자(100)에 접속된다. 입력 회로에서 NM₁₀₀의 소스 단자(101)은 전류원(I₁₀₀)을 통해서 부전원(Vss)(단자 0)에 접속됨과 동시에 전송 선로(TR)을 통하여 단자(100)에 접속된다. MN₁₀₀의 게이트 단자(102)는 저항(R₁₀₁, R₁₀₀)을 통하여 정전압원(V_DD)(단자10), 부전압원(Vss)(단자 0)에 각각 접속된다. MN₁₀₀의 드레인 단자(103)은 출력 단자이며, 도면에는 생략되어 있지만, 예를 들면 커런트미러 회로를 통하여 논리 회로에 입력된다.

다음으로, 입력 신호를 전류로 하였을 경우에 관하여 본 회로의 동작을 설명한다. 스위치(SW)에 의해 전류원(Ii₁)이 단자(100)에 접속되었을 경우, 전류원(Ii₁)의 전류(I_H)는 전송 선로(TR)을 통하여 전류원(I₁₀₀)에 흡입된다. MN₁₀₀에는 전류원(I₁₀₀)의 전류(I_B1)로 부터 전류원(Ii₁)의 전류(I_H)의 차이분(I_B1-I_H)가 흐른다. 따라서, 단자(103)에는 신호(I_H)가 전달된다.

이 회로의 입력 단자에서 본 임피던스(zin)은 근사적으로 이하의 식으로 나타낸다.

50

단, gm, MN₁₀₀은 MN₁₀₀의 상호콘덕턴스이다. 여기서, gm, MN₁₀₀은 1/(IMN₁₀₀)^1/2과 비례 관계에 있다. 단, I_MN100은 MN₁₀₀에 흐르는 전류이다.

따라서, 입력 임피던스는 MN₁₀₀의 크기와 전류원(I₁₀₀)의 전류(I_B1)을 조정함으로써 소망의 값으로 하는 것이 가능해진다. 그러나, 입력 임피던스는 MN₁₀₀에 흐르는 전류를 I_MN100으로 하면 근사적으로는 입력 임피던스는 (I_MN100)^1/2의 역수에 비례하게 되어 전류 의존성이 크다.

다음으로, 입력 임피던스의 전류 의존성을 작게한 회로 구성을 제8도에 도시하였다. 전류원(Ii₁, Ii₂)에 관해서는 제7도와 같다. 입력 회로는 전송 선로(TR)을 통하여 단자(110)에 접속된다. 단자(111)은 입력 회로의 입력 단자이고, MN₁₁₁, MP₁₁₁이 공통 접속된 소스 단자이다. MN₁₁₁의 게이트 단자(112)는 전압원(V₁₁₀)의 음극측에 접속되고 전압원(V₁₁₀)의 양극측은 정전원(V_DD)(단자 10)에 접속된다. MN₁₀₀의 드레인 단자는 정전원(V_DD)(단자 10)에 접속된다. 전압원(V₁₁₁)은 단자(112)가 정측에 접속되고, 단자(113)이 부측에 접속된다. 또한, MP₁₁₁의 게이트 단자는 단자(113)에 접속되고, 드레인 단자(114)는 입력 회로의 출력 단자가 된다.

이 회로의 입력 임피던스는 NM₁₁₁과 MP_111의병렬 임피던스가 된다. 근사적으로는 이하의 식이 된다.

단, gm, MN₁₁₁은 MN₁₁₁의 상호콘덕턴스이고, gm, MP₁₁₁은 MP₁₁₁의 상호콘덕턴스이다.

즉, 이 입력 회로에서는 MN₁₁₁과 MP₁₁₁은 상호적으로 동작하기 때문에, 제7도의 입력 회로에 비해 입력 임피던스의 전류원 의존성을 적게 할 수 있다.

이 회로는 예를 들면, 정전원을 그라운드로 하고, 입출력을 ECL 레벨에 일치시키고자 하였을 경우에 유효하자. MN₁₁₁로 부터 출력을 취출할 수 없는 것은 상기 조건의 경우, 직선적인 동작을 확보하기 위한 것이다.

본 회로의 동작은 제7도에 도시한 회로와 동일하지만, 입력전류의 일부가 MN₁₁₁를 통해서 정전원(V_DD)(단자 10)로 흐르기 때문에, 입력 단자에서 출력 단자까지의 전류 이득은 거의 1/2 정도가 된다. 따라서, 본 회로는 임피던스 정합을 행하기 쉽지만, 전류 이득이 종래에 비해 약 1/2이 되어버린다는 결점을 갖는다.

이와 같이 제7도에 도시한 입력 회로는 입력 임피던스를 소망의 값으로 조정할 수 있지만, 입력 임피던스의 전류 의존성이 크다는 결정이 있다. 또한, 제8도에 도시한 입력 회로는 입력 임피던스를 소망의 값으로 조정할 수 있고, 더욱이 입력 임피던스의 전류 의존성이 작지만, 전류 이득이 종래에 비해 약 1/2이 된다는 결점이 있다.

본 발명은 이러한 문제를 해결하기 위하여 이루어진 것으로써, 입력 신호 변화에 의한 입력 임피던스의 변화를 적게 억제하여, 저전압 동작을 확보한 채로, 전류 이득을 1에 가깝게 할 수 있는 입력 회로를 제공하는 것을 목적으로 한다.

상기의 목적을 달성하기 위하여 제1의 발명은 전송 선로를 통하여 출력측에 접속되는 입력 회로에 있어서, 상기 전송로에 접속된 입력단자, 이 입력 단자에 드레인 단자와 게이트 단자가 접속된 상기 제1트랜지스터, 이 제1트랜지스터와 동일 극성으로써 상기 입력단자에 소스 단자가 접속된 제2트랜지스터, 상기 제1트랜지스터 소스 단자에 접속된 제1전압원, 상기 제2트랜지스터의 게이트 단자에 접속된 제2전압원, 및 상기 제2트랜지스터 드레인 단자에 접속된 제1출력 단자를 구비한 입력회로로써, 상기 입력 단자를 제2출력 단자로 한 것을 특징으로 한다.

또한, 제2의 발명은 상기 입력 회로에 있어서, 제2전압원의 전위를 검출하여, 이전위와 미리 정해진 참조전위를 비교함으로써, 제2전압원의 전위를 소정의 전위로 유지되도록 제어하는 회로를 더 구비한다.

본 회로는 트랜지스터에 흐르는 전류와 트랜지스터 사이즈(크기)를 결정함으로써, 입력 임피던스와 입력 전위를 설정할 수 있어 고속의 입력 회로를 실현할 수 있다.

또한, 본 회로에서는 저전압시라도 입력 임피던스의 변화를 작게 억제해서 전류 이득을 종래의 회로 보다도 크게 할 수 있다.

이하, 본 발명의 실시예를 도면을 참조하여 설명한다.

제1도는 본 발명의 기본 회로도이다.

제1도에 있어서, Ii₁, Ii₂는 각각 논리치 H, L에 대응하는 전류를 공급하는 전류원이고, 스위치(SW)에 의해 단자(1)에 전류와 Ii₁, Ii₂중의 어느 하나가 접속된다. 입력 회로는 전송 선로(TR)을 통해서 단자(1)에 접속된다. 단자(2)는 입력 회로의 입력 단자이다. 단자(2)에는 MP₁의 게이트, 드레인, 및 MP₂의 소스가 공통 접속되어 있다. MP₁의 소스는 전압원(V_DD)(단자 10)에 접속된다. MP₂의 게이트는 가변 전압원(V_B1)을 통하여 전압원(V_DD)(단자 10)에 접속된다. MP₂의 드레인 단자는 제1(전류) 출력 단자(단자 4)가 된다. 또한, 단자(2)는 입력 단자이고 동시에 제2(전압) 출력 단자가 된다.

단자(4)에 MP₁, MP₂와 가변 전압원(V_B1)에서 결정되는 바이어스 전류(I_BIAS)가 흐르는 것으로써, 본 회로의 동작에 관하여 설명한다. 바이어스 전류(I_BIAS)는 트랜지스터(MP₁, MP₂)의 크기와 가변 전압원(V_B1)을 조절함으로써 조절된다. 이 때, 본 회로의 입력 임피던스(zin)은 종래 기술에서 나타낸 바와 같이 이하의 식으로 표시된다.

단, gm, MP₁은 MP₁의 상호콘덕턴스이고, gm, MP₂는 MP₂의 상호콘덕턴스이다. 그리고, 단자(2)의 전위는 거의 이하의 식으로 결정된다.

단, β, MP₁은 MP₁의 크기, 프로세스에서 결정되는 MP₁의 계수, V_τ, p는 MP₁의 임계치 전압이다.

이상의 식(3), 식(4)로부터 전압원(V_B1)과 MP₁, MP₂의 크기를 조절함으로써 임의의 입력 단자 전위와 임의 입력 임피던스를 설정할 수 있다. 따라서, ECL의 입력 레벨에 단자(2)의 전위를 일치시키고, 또 입력 임피던스를 50[Ω]으로 할 수가 있다.

다음으로, 스위치(SW)에 전류원(Ii₁)과 단자(Ii₁)이 접속된 경우에 관하여 신호의 흐름을 설명한다.

전류원(Ii₁)의 전류(IH)는 스위치(SW), 전송 선로(TR)을 통하여 단자(2)에 전달되고, MP₂를 통해서 출력단자(4)로 흐른다. 이때, MP₂에 흐르는 전류는 증대되기 때문에, 단자(2)의 전위는 상슨한다. MP₁에 흐르는 전류는 단자(2)의 전위가 상승되기 때문에, 입력 전류가 0의 경우에 비해 감소한다. 이때, MP₂와 MP₁에 흐르는 전류의 차 전류는 키르히호프의 법칙에 따라 Ii₁의 전류(I_H)와 동등하다. 따라서, 회로의 출력은 단자(4)로 부터의 전류 출력과 입력 단자(2)로 부터의 전압 출력에서 취출될 수 있다.

스위치(SW)에 의해 전류원(Ii₂)와 단자(1)이 접속된 경우에 관해 신호의 흐름을 설명한다.

스위치(SW)는 전류원(Ii₂)에 접속되고, 전류원(Ii₂)에서의 전류는 전송 선로(TR, MP₁)을 통해서 전압원(10)에 흐르기 때문에, MP₁의 전류는 증대된다. 따라서, 단자(2)의 전위는 강하한다. MP₂에 흐르는 전류는 단자(2)의 전위가 강하하기 때문에 감소한다. 이때, MP₂와 MP₁에 흐르는 전류의 차 전류를 키르히호프 법칙에 따라 Ii₁의 전류(IH)와 동등하다. 따라서, 회로의 출력은 단자(4)로부터의 전류 출력과 단자(2)로부터의 전압출력에서 취출될 수 있다.

제2도의 입력 회로는 제1도의 입력 회로와 거의 같은 구성이지만, MP₁을 MN₁로 치환되고, MP₂를 MN₂로 치환한 구성을 하고 있다. 회로 동작에 관해서도 거의 같으므로 생략한다.

한편, 이제까지는 입력 신호를 전류라고 가정하여 설명했지만, ECL이라는 인터페이스와 같은 입력 신호가 전압의 경우라도 등가적으로 전류 신호로 설명할 수 있음은 이하와 같다.

입력된 전압(V)는 전송 선로(TR)의 특성 임피던스(Z)에 의해 전송 선로(TR)에서 전류(V/Z)로 변환된다. 통상, 반사를 방자하기 위해 전송 선로(TR)의 특성 임피던스와 종단(終端) 저항은 동등하게 일치시킨다. 이 경우는 입력 회로의 입력 임피던스가 종단 저항이 된다. 이들 임피던스는 같기 때문에, 전류(V/Z)는 입력 단자(2)에서 반사되지 않고, 입력 단자(2)에 전달된다. 평행 상태에서는 입력 전압(V)와 입력 회로의 임피던스(Z)에 의해 전류(V/Z)가 정상적으로 흐른다. 따라서, 입력이 전압의 경우라도 등가적으로 전류 입력으로 설명할 수 있다.

다음으로, 제1도 및 제2도에 도시한 입력 회로의 기본 개념을 이용하여 구성된 입력 버퍼 회로를 설명한다.

제3도는 그 입력 버퍼 회로의 회로 구성을 도시한 도면이다

제3도에 있어서, Ii₁, Ii₂는 각각 논리치 H, L에 대응하는 전류를 공급하는 전류원이고, 스위치(SW)에 의해 전류원(Ii₁, Ii₂) 중 어느 하나가 단자(1)에 접속된다. 입력 버퍼 회로는 전송 선로(TR)을 통해서 단자(1)에 접속된다. 단자(2)는 입력 버퍼 회로의 입력 단자가 되어, MP₁의 드레인 단자, 게이트 단자, MP₂의 소스 단자, 및 MP₁₀의 게이트 단자에 공통 접속되어 있다. MP₁, MP₁₀의 소스 단자는 정전압원(V_DD)(단자 10)에 접속된다. MP₂의 게이트 단자(3)은 MP₁₁의 드레인 단자, 게이트 단자에 공통 접속된다. MP₂의 드레인 단자(4)는 MN₁₀의 게이트 단자, 드레인 단자, 및 MN₁₁의 게이트 단자에 공통 접속된다. MN₁₀, MH₁₁의 소스단자는 부전압원(Vss)(단자 0)에 접속된다. MN₁₁의 드레인 단자와 MN₁₀의 드레인 단자는 출력 단자(23)에 공통 접속된다. MN₁₂의 게이트 단자(22)는 MN₁₃이 게이트 단자, 드레인 단자에 공통 접속된다. MN₁₂, MN₁₃의 소스 단자는 부전압원(Vss)(단자 0)에 공통 접속된다. 전류원(I₁₀)은 MN₁₃의 게이트 단자, 드레인 단자, 및 MN₁₂의 게이트 단자(22)에 접속된다.

이와 같이 구성된 입력 버퍼 회로의 동작을 설명한다.

이 입력 버퍼 회로에 H가 입력될 때, 스위치(SW)에 의해 전류원(Ii₁)과 단자(1)이 접속되어 있다. 전류원(Ii₁)의 전류는 전송 선로(TR, MP₂)를 통해서(MN₁₀)으로 흐른다. 이때, 제1도에서 설명한 바와 같이 MN₁₀에 흐르는 전류는 MP₁에 흐르는 전류보다도 전류원(Ii₁)에 의한 전류(I_H) 만큼 많다. MN₁₀, MN₁₁은 커런트 미러회로를 구성하고 있으므로, MN₁₀에 흐른 전류와 같은 전류를 MN₁₁이 흐르려 한다. 또한, MP₁, MP₁₀도 커런트 미러 회로를 구성하므로, MP₁₀은 MP₁에 흐르는 전류와 같은 전류를 흐르려 한다. 단자(23)이 하이 임피던스인 경우, MP₁₀과 MN₁₁의 전류를 같게하는 점에서 평형 상태가 되기 때문에, 단자(23)은 L이 된다. 입력이 L인 경우는 단자(1)은 전류원(Ii₂)에 접속된다. 이 경우는 위에서 설명한 반사 동작을 행하기 때문에, 출력단자(23)은 H가 된다.

이상 설명한 것은 입력을 전류로 하였을 경우이지만, 입력이 전압에서도 마찬가지로 동작한다.

제4도는 제3도의 회로에 사용되고 있는 트랜지스터, 전압원의 극성을 반대로 한 것이고, 회로 구성이나 회로동작의 설명은 생략한다.

그런데, 이상에서 나타낸 입력 버퍼 회로는 프로세스의 흐트러짐, 또는 온도에 따라 입력 단자의 직류 전위가 설정치로부터 벗어나 버린다. 이를 방지하기 위해, 귀환 회를 포함한 전류원을 사용한 구성을 제5도 및 제6도에 도시한다. 제6도는 구성이 제5도와 반대의 구성을 하고 있기 때문에, 여기서는 제5도만을 설명한다. 또한, 제5도는 전류원의 구성 이외의 제3도와 완전히 같은 구성을 하고 있으므로, 전류원 부분의 구성과 동작만을 설명한다.

그런데, 제5도에 있어서, 전압 전류 변환 증폭기(A)의 (+) 입력 단자는 단자(20)에 접속되고, (-)입력단자는 단자(40)에 접속된다. 증폭기(A)의 출력 단자는 단자(22)에 접속된다. 단자(40)은 저항(R1과 R2)의 한단에 접속되고, 저항(R1, R2)의 다른 한단은 전압원(V_PP)(단자 10)과 전압원(Vss)(단자 0)에 각각 접속된다.

이 회로 동작을 이하에 설명한다.

저항 분할된 단자(40)의 전위는 그 전류 전압(V_DD, Vss)와 저항(R1, R2)의 비에 따라 결정된다. IC에 있어서, 저항의 절대치를 제어하는 것은 곤란하지만, 저항비를 제어하는 것은 비교적 간단히 실현할 수 있다. 이들 저항의 온도 계수는 재료에 의해 결정되므로 온도 계수는 같다. 또한, 근접하여 레이아웃을 하면, 각각 저항의 온도는 거의 같아진다. 따라서, 단자(40)의 전위는 설계치에 일치시키는 것이 간단한데다가 온도에 따른 변화는 무시할 수 있을 만큼 적다. 이 전위를 참조 전위로서 증폭기의 (-)입력 단자에 제공한다. 단자(20)의 전위가 프로세스의 흐트러짐이나 온도 변화에 따라 설계치로부터 벗어났을 경우, 예를 들면, 높은 측에서 벗어난 경우를 설명한다. 단자(20)의 전위는 단자(40)의 전위보다 높기 때문에, 증폭기(A)는 전류를 MN₁₃에서보다 많이 흐른다. MN₁₃과 MN₁₂는 커런트 미러 회로를 구성하고 있으므로, MP₁₃에는 전류의 증가분이 전달된다. 따라서, 단자(20)의 전위는 단자(40)의 전위와 같은 전위가 되도록 강하된다.

이 경우, 입력 회로의 동작 전류가 변화되기 때문에 입력 임피던스가 변화하지만, 그 변화는 수[Ω] 정도이어서 커다란 영향을 미치지 않는다.

또한, 이상의 실시예는 CMOS만 설명되어 있지만, 본 발명은 예를 들면, 실리콘 바이폴라 트랜지스터와 같은 양극성의 트랜지스터를 갖는 프로세스에서도 마찬가지로 실현 가능하다.

또한, 이상에서 설명한 바와 같이, 본 발명에 의하면 LSI 간의 전송을 행하는 입력 회로의 입력 단에 있어, 2개의 동일 극성 트랜지스터를 사용한 병렬 회로에서 종단을 행하고, 전류 출력과 전압 출력의 2개를 출력단에 구비함으로써, 입력 신호의 변화에 따른 입력 임피던스의 변화를 작게 억제한 채로 전류 이득을 1에 가깝게 한 회로를 구성할 수 있다.

Claims (2)

1. 전송 선로를 통하여 출력측과 접속되는 입력 회로에 있어서, 상기 전송 선로에 접속된 입력 단자, 이 입력 단자에 드레인 단자와 게이트 단자가 접속된 제1트랜지스터, 이 제1트랜지스터와 동일 극성으로써 상기 입력 단자에 소스 단자가 접속된 제2트랜지스터, 상기 제1트랜지스터의 소스 단자에 접속된 제1전압원, 상기 제2트랜지스터의 게이트 단자에 접속된 제2전압원, 및 상기 제2트랜지스터의 드레인 단자에 접속된 제1출력단자를 구비한 입력회로로서 상기 입력 단자를 제2출력단자로 한 것을 특징으로 하는 입력 회로.
2. 제1항에 있어서, 제2전압원의 전위를 검출하여, 이 전위와 미리 정해진 참조 전위의 비교에 의해 제2전압원의 전위를 소정의 전위로 유지하도록 제어하는 회로를 더 구비하는 것을 특징으로 하는 입력 회로.