KR19990061584A - 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명에 의한 반도체 소자 및 그 제조방법은, 필드 산화막에 의해 액티브 영역이 정의된 반도체 기판 상에 도전성막을 형성하는 공정과, 상기 필드 산화막 상측의 상기 도전성막 상에 절연막 패턴을 형성하는 공정과, 상기 도전성막을 선택 식각하여, 상기 절연막 패턴 하부와 상기 기판 사의 액티브 영역에 게이트 전극을 형성하는 공정과, 상기 게이트 전극 측벽에 측벽 스페이서를 형성하는 공정 및, 상기 절연막 패턴이 형성되어 있지 않은 쪽의 상기 게이트 전극 상부와 그 주변의 기판 내부에만 선택적으로 실리사이드를 형성하는 공정으로 이루어져, 1) 고저항 레지스터 역할을 하는 게이트 전극과 웰 저항을 이용하여 다층 저항 배선을 구현할 수 있을 뿐 아니라 트랜지스터와 트랜지스터 사이의 배선을 바로 저항으로 사용할 수 있어, 저항 증가를 위한 별도의 웰 형성 공정이 필요없게 되므로 반도체 칩의 전체적인 사이즈를 줄일 수 있게 되고, 2) 고저항의 레지스터 역할을 하는 게이트 전극을 이용하여 반도체 소자의 셀프 히팅 구조를 만들 수 있게 되므로, 반도체 소자를 고온환경으로 만들어 주기 위한 별도의 장비없이도 열적 특성(또는 일렉트로마이그레이션 특성) 테스트가 가능하게 되어, 테스트에 드는 시간과 비용을 절감할 수 있게 된다.

Description

반도체 소자 및 그 제조방법

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 게이트 전극을 저항으로 사용하여 웰(well) 저항과 함께 다층 저항 배선을 구현할 수 있도록 한 반도체 소자 및 그 제조방법에 관한 것이다.

반도체 집적회로의 배선으로는 주로, 폴리실리콘이나 Al합금, Cu 합금 등의 금속이 사용되고 있다. 이중, 폴리실리콘 게이트 전극 및 1차 배선으로 이용되는데, 이는 폴리실리콘과 기판을 이루는 실리콘과의 일함수(work function) 차이가 적어 트랜지스터의 문턱 전압을 낮게 제어할 수 있을 뿐 아니라 NMOS 트랜지스터와 PMOS 트랜지스터를 동시에 사용해야 하는 CMOS의 경우, 두 트랜지스터의 특성을 쉽게 맞출 수 있다는 이점을 가지기 때문이다.

VLSI 회로 제조시에는 위에서 언급된 특성들이 필수적으로 요구되므로, 소자 제조시 폴리실리콘으로 게이트 전극을 구현하는 것이 일반적이다. 하지만, 폴리실리콘은 다른 배선 물질(예컨대, Al 합금이나 Cu 합금 등)들에 비해 저항이 높아 소자 동작시 신호지연(signal delay)이 발생되는 단점을 갖는다.

이를 개선하기 위하여 현재는 폴리실리콘 재질의 게이트 전극을 형성한 뒤, 그 위에 W, Co, Ti, Ni 등의 고융점 금속을 침적하고 열처리를 실시하여, 폴리실리콘과 고융점 금속이 반응되어진 부분에는 저저항 금속인 실리사이드를 형성하고, 그렇지 못한 부분의 미반응 금속은 제거해 주는 방식으로 게이트 전극의 시트 저항(sheet resistance)을 수 ohm/□의 수준으로 떨어뜨려 주고 있다.

특히, 클럭 스피드(clock speed)가 빠르고, 정보 처리량이 방대한 CPU와 같은 디바이스에서는 게이트 전극 형성시 위에서 언급된 공정 적용이 필수적이다.

그러나, 상기 공정을 이용하여 반도체 소자의 게이트 전극을 형성할 경우에는 샐리사이드(salicide:self-align silicide) 게이트 전극의 시트 저항 감소를 통하여 신호지연 현상은 제거할 수 있으나, 다층 저항 배선을 구현할 목적으로, 고저항(〉100 ∼ 수K ohm/□)의 게이트 라인이 필요로 될 경우에는 이를 구현할 방법이 없었다.

이에 본 발명의 목적은, 샐리사이드 게이트 전극의 전도 특성을 그대로 유지한 채, 부분적으로 폴리실리콘의 실리사이드화를 억제하여 이에 해당하는 게이트 전극의 저항을 높여 주므로써, 게이트 저항과 웰 저항을 이용하여 다층 저항 배선을 구현할 수 있도록 한 반도체 소자 및 그 제조방법을 제공함에 있다.

제1도 내지 제6도는 본 발명에 의한 반도체 소자 제조방법을 도시한 공정수순도,

제7도는 제6도의 평면도.

제8도는 제7도의 일 변형예를 도시한 평면도.

상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상의 액티브 영역에는 저저항의 샐리사이드 게이트 전극이 형성되고, 필드 산화막 상에는 고저항 레지스터의 역할을 하는 게이트 전극이 형성되도록 이루어져, 상기 필드 산화막 상측의 게이트 전극과 상기 기판 내부의 웰 저항이 다층 저항 배선을 이루도록 구성된 반도체 소자가 제공된다.

이때, 상기 고저항 레지스터의 역할을 하는 상기 게이트 전극은 상기 저저항의 셀리사이드 게이트 전극이 형성된 액티브 영역 주변을 둘러싸도록 형성될 수도 있고, 반면 저저항 샐리사이드 게이트 전극과 나란하게 형성될 수도 있다.

상기 목적을 달성하기 위하여 본 발명에서는, 필드 산화막에 의해 액티브 영역이 정의된 반도체 기판 상에 절연막 패턴을 형성하는 공정과, 상기 필드 산화막 상측의 상기 도전성막 상에 절연막 패턴을 형성하는 공정과, 상기 도전성막을 선택식각하여, 상기 절연막 패턴 하부와 기판 상의 액티브 영역에 게이트 전극을 형성하는 공정과, 상기 게이트 전극 측벽에 측벽 스페이서를 형성하는 공정 및, 상기 절연막 패턴이 형성되어 있지 않은 쪽의 상기 게이트 전극 상부와 그 주변의 기판 내부에만 선택적으로 실리사이드를 형성하여, 필드 산화막 상에는 고저항 레지스터로 사용되는 게이트 전극을 형성하고, 액티브 영역 상에는 셀리사이드 게이트 전극을 형성하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.

상기 공정을 이용하여 반도체 소자를 제조할 경우, 샐리사이드 게이트 전극의 전도 특성을 그대로 유지하면서도, 고저항 레지스터 역할을 하는 게이트 전극과 웰 저항을 이용하여 다층 저항 배선의 구현이 가능하게 되므로, 칩 사이즈를 축소 할 수 있게 된다. 또한, 고저항 레지스터 역할을 하는 게이트 전극을 히용하여 반도체 소자의 셀프 히팅(self heating) 구조를 만들 수 있게 되므로, 반도체 소자를 고온환경으로 만들어 주기 위한 별도의 장비없이도, 반도체 소자의 열적 특성 테스트가 가능하게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

본 발명은 샐리사이드 게이트 전극의 전도 특성은 그대로 유지한 채, 부분적으로 폴리실리콘의 실리사이드화를 억제하여 게이트 전극의 저항을 높여 주므로써, 게이트 폴리를 저항으로 사용하여 웰 저항과 더불어 다층 저항 배선을 구현할 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 1 내지 도 7에 제시된 도면을 참조하여 살펴보면 다음과 같다. 여기서, 도 1 내지 도 6은 본 발명에 의한 고저항 레지스터를 구비한 반도체 소자 제조방법을 도시한 공정수순도를 나타내고, 도 7은 도 6을 위에서 내려다 본 평면도를 나타낸다.

먼저, 도 1 내지 도 6에 제시된 공정수순도를 참조하여 그 제조방법을 살펴 보면 다음과 같다.

제 1단계로서, 도 1에 도시된 바와 같이 반도체 기판(100) 상에 질화막 재질의 버퍼층을 형성한 다음, 광식각 공정을 이용하여 소자격리영역으로 사용될 부분의 버퍼층을 제거해 주어 능동소자가 형성될 부분에만 버퍼층을 남긴다. 열산화공정(혹은 트렌치 식각 및 열산화 공정)을 통해 버퍼층이 제거된 부분에 소자간을 분리하는 필드 산화막(102)을 형성한 후 버퍼층을 제거하고, 소자의 전기적인 특성을 조절하기 위한 이온주입 공정을 실시한다. 이때의 이온주입 공정은 크게, 웰을 형성하기 위한 필드 이온주입 공정과 Vth(threshold voltage) 조절용 이온주입 공정으로 구분된다. 이어, 필드 산화막(102)을 포함한 기판(100) 전면에 산화 공정을 통해 30 ∼ 200Å 정도의 두께를 갖는 게이트 절연막(104)을 형성하고, 그 위에 폴리실리콘 재질의 도전성막(106)을 형성한 다음, 도전성막(106) 상에 산화막이나 질화막 재질의 절연막(108)을 200 ∼ 500Å

정도의 두께로 형성한다.

제 2 단계로서, 도 2에 도시된 바와 같이 절연막(108) 상의 소정 부분(예컨대, 고저항 레지스터로 사용될 게이트 전극 형성부)에 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 절연막(108)을 식각하여, 도전성막(106) 상의 소정 부분에 절연막 패턴(108a)을 형성한다.

제 3 단계로서, 도 3에 도시된 바와 같이 상기 감광막 패턴을 마스크로하여 도전성막(106)과 게이트 절연막(104)을 순차적으로 식각하고, 감광막 패턴을 제거한다. 그 결과, 상측부에 절연막 패턴(108a)이 존재하는 게이트 전극(106a)과 절연막 패턴(108a)이 존재하지 않는 게이트 전극(106a), 두 종류가 기판(100) 상에 만들어지게 된다. 이와 같이, 두 종류의 게이트 전극(106a)을 만들어 준 것은 이후 샐리사이드 게이트 전극 형성시, 절연막 패턴(108a) 상에 저저항의 실리사이드가 형성되지 않도록 하여, 필드 산화막(102) 상측의 게이트 전극(106a)을 고저항 레지스터로 사용하기 위함이다.

제 4 단계로서, 도 4에 도시된 바와 같이 게이트 전극(106a)을 마스크로 하여 기판 상으로 저농도의 불순물을 이온주입하여 LDD(lightly doped drain) 영역(ℓ)을 형성하고, 그 측벽에 질화막이나 산화막 재질의 측벽 스페이서(sidewall spacer)(110)를 형성한 다음, 다시 기판 상으로 고농도의 불순물을 이온주입하여 게이트 전극(106a) 좌.우측의 기판(100) 내부에 소오스/드레인 영역(s/d)을 형성한다.

제 5 단계로서, 도 4에 도시된 바와 같이 게이트 전극(106a)과 측벽 스페이서(110) 를 포함한 기판(100) 전면에 Co, Ti, Ni 재질의 고융점 금속(112)을 형성한다.

저 6단계로서, 도 6에 도시된 바와 같이 열처리를 실시하여, 폴리실리콘과 고융점 금속(112)이 반응되어진 부분에 저저항 금속인 실리사이드(114)를 형성하고, 미반응 금속(112)을 제거해 준 다음, 그 전면에 층간 절연말을 형성하고 통상의 소자 제조 공정으로 다층 배선을 형성해 주므로써, 본 공정 진행을 완료한다. 이때, 절연막 패턴(108a)이 형성된 쪽의 게이트 전극(106a) 상에는 상기 절연막 패턴(108a)로 인해 폴리실리콘과 고융점 금속(112)이 서로 반응하지 못하므로, 실리사이드가 형성되지 않게 된다. 그 결과, 참조부호 Ⅰ로 표시된 필드 산화막(102) 상측부의 게이트 전극(106a)은 높은 비저항을 갖는 레지스터로 사용할 수 있게 된다.

도 7에는 공정 진행이 완료된 도 6의 단면 구조를 위에서 내려다 본 평면도가 제시되어 있다.

상기 평면도를 참조하면, 본 발명에서 제시된 반도체 소자는 크게, 능동 소자가 형성될 액키브 영역(116)에는 저저항의 샐리사이드 게이트 전극이 형성되고, 필드 산화막(102) 상에는 고저항 레지스터의 역할을 하는 게이트 전극이 형성되도록 구성되어, 필드 산화막(102) 상측의 게이트 전극(106a)과 웰 저항이 다층 저항 배선을 형성하는 구조를 가지도록 이루어져 있음을 알 수 있다. 상기 평면도에서 X-X'의 절단면 구조가 바로 도 6의 단면도를 나타낸 것으로, 참조번호 116은 능동 소자가 형성될 액티브 영역을 나타낸다.

이러한 구조를 가지도록 반도체 소자를 제조할 경우, 트랜지스터와 트랜지스터 사이의 배선을 바로 저항으로 사용할 수 있게 되므로, 저항 증가를 위한 별도의 웰 형성 공정이 필요없게 되므로, 소자 제조시 반도체 칩의 전체적인 사이즈를 줄일 수 있게 된다.

한편, 본 발명의 일 변형예로서, 고저항의 레지스터 역할을 하는 상기 게이트 전극(106a)은 도 8에 제시된 평면도에서 알 수 있듯이, 반도체 소자 주위를 감싸며 지나가는 셀프 히팅 구조를 가지도록 제조해 줄 수도 있는데, 이와 같이 고저항의 게이트 전극(106a)을 셀프 히팅 구조로 형성해 줄 경우, 반도체 소자를 고온 환경으로 만들어 주는 별도의 장비 없이도 측정하고자 하는 소자에 고온 스트레스를 인가할 수 있게 되므로, 반도체 소자의 열적 특성 테스트시(또는 일렉트로-마이그레이션 테스트시)소요되는 시간과 비용을 절감할 수 있게 된다.

여기서 셀프 히팅 구조란, 고저항의 배선(예컨대, 고저항 레지스터 역할을 하는 게이트 전극 라인)에서 생성되는 줄 열(joule heating)을 이용하여 측정하고자 하는 디바이스가 높은 온도 환경을 유지할 수 있도록 하는 구조를 말한다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 1)고저항 레지스터 역할을 하는 게이트 전극과 웰 저항을 이용하여 다층 저항 배선을 구현할 수 있을 뿐 아니라 트랜지스터와 트랜지스터 사이의 배선을 바로 저항으로 사용할 수 있어, 저항 증가를 위한 별도의 웰 형성 공정이 필요없게 되므로, 반도체 칩의 전체적인 사이즈를 줄일 수 있게 되고, 2) 고저항의 레지스터 역할을 하는 게이트 전극을 이용하여 반도체 소자의 셀프 히팅 구조를 만들 수 있게 되므로, 반도체 소자를 고온환경으로 만들어 주기 위한 별도의 장비없이도 열적 특성 및 일렉트로-마이그레이션 특성 테스트가 가능하게 되어, 테스트에 드는 시간과 비용을 절감할 수있게 된다.

Claims (10)

1. 반도체 기판 상의 액티브 영역에는 저저항의 샐리사이드 게이트 전극이 형성되고, 필드 산화막 상에는 고저항의 레지스터 역할을 하는 게이트 전극이 형성되도록 이루어져, 상기 필드 산화막 상측의 게이트 전극과 상기 기판 내부의 웰 저항이 다층 저항 배선을 이루는 구조를 갖는 것을 특징으로 하는 반도체 소자.
2. 제 1항에 있어서, 상기 고저항의 레지스터 역할을 하는 게이트 전극은 폴리 실리콘막 상에 절연막 패턴이 형성된 구조를 갖는 것을 특징으로 하는 반도체 소자.
3. 제 2항에 있어서, 상기 절연막 패턴은 산화막이나 질화막으로 이루어진 것을 특징으로 하는 반도체 소자.
4. 제 2항에 있어서, 상기 절연막 패턴은 200 ∼ 500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자.
5. 제 1항에 있어서, 상기 고저항 레지스터의 역할을 하는 상기 게이트 전극은 상기 저저항의 샐리사이드 게이트 전극이 형성된 액티브 영역 주변을 둘러싸도록 형성된 것을 특징으로 하는 반도체 소자.
6. 필드 산화막에 의해 액티브 영역이 정의된 반도체 기판 상에 도전성막을 형성하는 공정과, 상기 필드 산화막 상측의 상기 도전성막 상에 절연막 패턴을 형성하는 공정과, 상기 도전성막을 선택식각하여, 상기 절연막 패턴 하부와 상기 기판상의 액티브 영역에 게이트 전극을 형성하는 공정과, 상기 게이트 전극 측벽에 측벽 스페이서를 형성하는 공정 및, 상기 절연막 패턴이 형성되어 있지 않은 쪽의 상기 게이트 전극 상부와 그 주변의 기판 내부에만 선택적으로 실리사이드를 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
7. 제 6항에 있어서, 상기 절연막 패턴은 산화막이나 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
8. 제 6항에 있어서, 상기 절연막 패턴은 200 ∼ 500Å의 두께로 형성하는 것을 특징으로 하는 것을 특지으로 하는 반도체 소자.
9. 제 6항에 있어서, 상기 절연막 패턴이 형성되어 있지 않은 쪽의 상기 게이트 전극 상부와 그 주변의 기판 내부에만 선택적으로 실리사이드를 형성하는 공정은, 상기 게이트 전극과 측벽 스페이서를 포함한 상기 기판 전면에 고융점 금속을 형성하고 이를 열처리하는 공정 및, 미반응 고융점 금속을 제거하는 공정으로 이루어진것을 특징으로 하는 반도체 소자 제조방법.
10. 제 9항에 있어서, 상기 고융점 금속은 Co, Ti, Ni중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.