KR19990061077A - 반도체 소자의 콘택방법 - Google Patents

반도체 소자의 콘택방법 Download PDF

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KR19990061077A
KR19990061077A KR1019970081331A KR19970081331A KR19990061077A KR 19990061077 A KR19990061077 A KR 19990061077A KR 1019970081331 A KR1019970081331 A KR 1019970081331A KR 19970081331 A KR19970081331 A KR 19970081331A KR 19990061077 A KR19990061077 A KR 19990061077A
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김용택
김종환
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김영환
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Abstract

본 발명은 반도체소자의 콘택방법에 관한 것으로, 반도체기판의 셀부와 주변회로부의 게이트전극용 도전체에 비트라인을 콘택시키는 반도체소자의 콘택방법에 있어서, 게이트전극용 도전체와 텅스텐 실리사이드 적층구조의 게이트전극이 형성된 반도체기판 상부에 콘택패드용 도전체를 형성하고 상기 반도체기판의 불순물 접합영역에 콘택패드를 형성한 다음, 전체표면상부에 제1층간절연막, 제2층간절연막 및 제3층간절연막을 순차적으로 적층하고 상기 콘택패드를 노출시키는 제1콘택홀과 상기 게이트전극용 도전체를 노출시키는 제2콘택홀을 형성한 다음, 상기 콘택홀을 통하여 상기 비트라인을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 콘택방법
본 발명은 반도체소자의 콘택방법에 관한 것으로, 반도체 제조 공정에서 회로를 구현하기 위한 첫번째 라인으로서 저항이 낮은 폴리사이드를 이용하여 셀부의 반도체기판과 주변회로부의 게이트전극 및 반도체기판에 접속되는 비트라인 콘택공정시 반도체기판이 손상되는 것을 장지하기 위하여 콘택패드를 형성하는 기술에 관한 것이다.
트렌지스터의 게이트전극은 폴리실리콘을 사용하는 것이 일반적이었다. 그러나, 반도체 소자가 고집적화되면서 폴리실리콘 라인으로 구동해야 할 트랜지스터의 수가 증가함에 따라 폴리실리콘의 라인 저항으로 인한 전압 강하가 문제시 되었다.
따라서, 이러한 문제를 행결하기 위해 폴리실리콘과 텅스텐 실리사이드를 결합시킨 폴리사이드의 구조로 게이트전극, 즉 워드라인을 이용하게 되었다. 참고로, 폴리 실리콘의 저항은 50여Ω/□ 정도이고 폴리사이드의 저항은 10여Ω/□ 정도이므로 저 전압으로 많은 수의 트랜지스터의 게이트를 구동시킬 수 있는 것이다.
그러나, 폴리사이드 게이트 라인을 사용하게 되면서 이와 연결되는 비트라인 콘택저항이 훨씬 커지게 된다.
이는 비트라인 콘택 형성시 폴리사이드 윗 계면 구조의 변화에 기인된다. 비트라인 콘택 형성시 폴리사이드 식각에 사용되는 플라즈마의 탄소와 산소 원소가 텅스텐 실리사이드와의 결합으로 새로운 화합물이 발생되기 때문이다.
WSix--------W + Si
W + Si + C (in plasma) ---- WCxor SiCx
WSix --------W + Si
W + Si + O (in plasma) ---- WO3or SiC2
즉, 콘택 식각시 사용되는 탄소와 산소가 함유된 혼합기체 플라즈마가 W 및 Si 과 반응하여 오염층을 만드는 것이다. 상기 오염층은 콘택저항을 매우 크게 만들게 된다.
또한 콘택 형성시 WSi 층 표면에 식각에 이용되는 플라즈마 이온들의 충격이 누적되어 결정구조가 열화되어 다결정 구조에서 비정질 구조로 전이하는 향상을 보이게 된다. 이 또한 저항을 높이게 되는 결과를 가져온다.
상기와 같은 현상을 해결하기 위하여, 최근에는 상기 게이트 전극을 형성하는 텅스텐 실리사이드를 식각하여 상기 게이트전극을 형성하는 폴리실리콘과 비트라인을 형성하는 폴리실리콘을 콘택시켜 비트라인을 형성하였다.
그러나, 상기 비트라인 콘택공정은 상기 게이트전극의 실리사이드 식각공정시 상기 반도체기판이 손상되어 반도체소자의 누설전류를 증가시키고 그에 따른 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비트라인 콘택공정전 콘택부분에 콘택패드를 형성하여 콘택공정시 반도체기판이 손상되는 것을 방지함으로써 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 콘택방법을 제공하는데 그 목적이 있다.
도 1 내지 도 9 는 본 발명의 실시예에 따른 반도체소자의 콘택방법을 도시한 단면도.
도면의주요부분에대한부호의설명
11 : 반도체기판 13 : 게이트산화막
15 : 소자분리막 17 : 제1폴리실리콘막
19 : 텅스텐 실리사이드 21 : 마스크산화막
23 : 반사방지막 25 : 스페이서 산화막
27 : 셀과 주변회로부의 엔형 소오스/드레인 접합영역 마스크
29 : 주변회로부의 엔형 소오스/드레인 접합영역 마스크
31 : 제2폴리실리콘막 33 : 콘택패드 마스크
35 : 주변회로부의 피형 소오스/드레인 접합영역 마스크
37 : 제1층간절연막 39 : 제2층간절연막
41 : 제3층간절연막 43 : 비트라인 콘택마스크
45 : 제1콘택홀 47 : 제2콘택홀
49 : 비트라인
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택방법은,
셀부의 불순물 접합영역과 주변회로부의 불순물 접합영역 및 게이트전극용 도전체에 비트라인을 콘택시키는 반도체소자의 콘택방법에 있어서,
게이트전극용 도전체와 텅스텐 실리사이드 적층구조의 게이트전극을 형성하는 공정과,
전체표면상부에 스페이서 절연막을 형성하는 공정과,
상기 스페이서 절연막 상부에 주변회로부의 엔형 소오스/드레인 접합영역의 예정된 부분과 셀부를 노출시키는 마스크를 이용하여 상기 게이트전극 측벽에 스페이서를 형성하는 공정과,
상기 예정된 부분을 노출시키는 마스크를 이용하여 고농도의 엔형 불순물을 이온주입하여 엔형 소오스/드레인 접합영역을 하는 공정과,
전체표면상부에 콘택패드용 도전체를 형성하는 공정과,
상기 주변회로부의 엔형 소오스/드레인 접합영역의 예정된 부분과 셀부에 콘택패드를 형성하는 공정과,
상기 반도체기판의 피형 소오스/드레인 접합영역으로 예정된 부분의 게이전극 측벽에 스페이서를 형성하고 불순물 이온주입하여 피형 소오스/드레인 접합영역을 형성하는 공정과,
전체표면상부에 제1층간절연막, 제2층간절연막 및 제3층간절연막을 순차적으로 적층하는 공정과,
상기 콘택패드를 노출시키는 제1콘택홀과 상기 게이트전극용 도전체를 노출시키는 제2콘택홀을 게이트전극 마스크를 이용하여 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 9 는 본 발명의 실시예에 따른 반도체소자의 콘택방법을 도시한 단면도로서, 셀부(100), 주변회로부의 엔형 ( n-type ) 소오스/드레인 접합영역(200) 및 주변회로부의 피형 ( p-type ) 소오스/드레인 접합영역(300)을 동시에 도시한 것이다.
먼저, 반도체기판(11) 상부에 소자분리막(13)을 형성한다. 그리고, 전체표면상부에 게이트산화막(15), 제1폴리실리콘막(17), 텅스텐 실리사이드(19), 마스크 산화막(21) 및 반사방지막(23)을 순차적으로 적층하고, 상기 적층구조를 게이트전극 마스크(도시안됨)를 이용한 식각공정으로 식각한다.
이때, 상기 반사방지막(23)은 산화질화막으로 형성한다.
그 다음에, 전체표면상부에 스페이서용 산화막(25)을 일정두께 형성한다. (도 1)
그리고, 상기 반도체기판(11)의 주변회로부 상부에 셀부와 주변회로부의 엔형 소오스/드레인 접합영역 마스크(27)를 감광막으로 형성한다.
그 다음에, 상기 셀부와 주변회로부의 엔형 소오스/드레인 접합영역 마스크(27)를 이용하여 상기 스페이서용 산화막(25)을 이방성식각하여 상기 적층구조의 측벽에 스페이서를 형성한다. (도 2)
그리고, 상기 셀부와 주변회로부의 엔형 소오스/드레인 접합영역 마스크(27)를 제거하고, 주변회로부의 엔형 소오스/드레인 접합영역(200)을 노출시키는 주변회로부의 엔형 소오스/드레인 접합영역 마스크(29)를 감광막으로 형성한다.
그 다음에, 상기 주변회로부의 엔형 소오스/드레인 접합영역 마스크(29)를 이용하여 상기 반도체기판(11)에 고농도의 엔형 불순물을 이온주입하여 엔형 소오스/드레인 접합영역을 형성한다. (도 3)
그리고, 상기 주변회로부의 엔형 소오스/드레인 접합영역 마스크(29)를 제거하고, 전체표면상부에 콘택패드용인 제2폴리실리콘막(31)을 형성한다. (도 4)
그리고, 상기 제2폴리실리콘막(31) 상부에 콘택패드 마스크(33)를 감광막으로 형성하고, 이를 이용하여 상기 제2폴리실리콘막(31)을 식각하여 제2폴리실리콘막으로 콘택패드를 형성한다. 이때, 상기 콘택패드 마스크(33)를 이용한 식각공정시 상기 제2폴리실리콘막(31)을 과도식각하여 상기 스페이서용 산화막(25)이 식각되어 스페이서로 형성될 수 있도록 한다. (도 5)
그 다음에, 상기 콘택패드 마스크(33)를 제거한다.
그리고, 상기 반도체기판(11) 상부에 주변회로부의 피형 소오스/드레인 접합영역 마스크(29)를 감광막으로 형성하고, 이를 이용하여 상기 반도체기판(11)에 고농도의 피형 불순물을 이온주입하여 피형 소오스/드레인 접합영역을 형성한다. (도 6)
그 다음에, 전체표면상부에 제1층간절연막(37)을 일정두께 형성하고, 그 상부를 평탄화시키는 제2층간절연막(39)을 형성한다. 이때, 상기 제1층간절연막은 중온산화막으로 형성하고, 상기 제2층간절연막(39)은 비.피.에스.지. ( Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그리고, 상기 제2층간절연막(39) 상부에 제3층간절연막(41)을 형성한다. 이때, 제3층간절연막(41)은 플라즈마를 이용하여 형성하는 테오스 ( TEOS ) 산화막으로 형성한다.
그리고, 상기 제3층간절연막(41) 상부에 비트라인 콘택마스크(43)를 감광막으로 형성한다. (도 7)
그 다음에, 상기 비트라인 콘택마스크(43)를 이용한 식각공정으로 콘택패드인 상기 제2폴리실리콘막(31)을 노출시키는 제1콘택홀(45)과 상기 제1폴리실리콘막(17)를 노출시키는 제2콘택홀(47)을 형성한다. (도 8)
그 다음에, 상기 비트라인 콘택마스크(43)를 제거하고, 상기 콘택패드와 제1폴리실리콘막(17)에 접속되는 비트라인(49)을 형성한다. (도 9)
이상에 설명한 바와같이 본 발명에 따른 반도체소자의 콘택방법은, 반도체소자의 주변회로부에 형성된 게이트전극에 접속되는 비트라인 콘택공정시 반도체기판이 손상되지않도록 콘택패드를 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 셀부의 불순물 접합영역과 주변회로부의 불순물 접합영역 및 게이트전극용 도전체에 비트라인을 콘택시키는 반도체소자의 콘택방법에 있어서,
    게이트전극용 도전체와 텅스텐 실리사이드 적층구조의 게이트전극을 형성하는 공정과,
    전체표면상부에 스페이서 절연막을 형성하는 공정과,
    상기 스페이서 절연막 상부에 주변회로부의 엔형 소오스/드레인 접합영역의 예정된 부분과 셀부를 노출시키는 마스크를 이용하여 상기 게이트전극 측벽에 스페이서를 형성하는 공정과,
    상기 예정된 부분을 노출시키는 마스크를 이용하여 고농도의 엔형 불순물을 이온주입하여 엔형 소오스/드레인 접합영역을 하는 공정과,
    전체표면상부에 콘택패드용 도전체를 형성하는 공정과,
    상기 주변회로부의 엔형 소오스/드레인 접합영역의 예정된 부분과 셀부에 콘택패드를 형성하는 공정과,
    상기 반도체기판의 피형 소오스/드레인 접합영역으로 예정된 부분의 게이전극 측벽에 스페이서를 형성하고 불순물 이온주입하여 피형 소오스/드레인 접합영역을 형성하는 공정과,
    전체표면상부에 제1층간절연막, 제2층간절연막 및 제3층간절연막을 순차적으로 적층하는 공정과,
    상기 콘택패드를 노출시키는 제1콘택홀과 상기 게이트전극용 도전체를 노출시키는 제2콘택홀을 게이트전극 마스크를 이용하여 형성하는 공정을 포함하는 반도체소자의 콘택방법.
  2. 제 1 항에 있어서,
    상기 제2층간절연막은 평탄화절연막인 것을 특징으로하는 반도체소자의 콘택홀 형성방법.
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Publication number Priority date Publication date Assignee Title
KR100578120B1 (ko) * 1999-09-13 2006-05-10 삼성전자주식회사 신뢰성 있는 비트라인 콘택 구조 및 이를 형성하는 방법

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KR100578120B1 (ko) * 1999-09-13 2006-05-10 삼성전자주식회사 신뢰성 있는 비트라인 콘택 구조 및 이를 형성하는 방법

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