KR19990061017A - 메모리 빌트 인 셀프 테스트의 에러 검출방법 및 회로 - Google Patents

Abstract

본 발명은 메모리 빌트 인 셀프 테스트 방법에 관한 것으로, 특히 메모리 자체 내장 검사의 수행 결과를 특정 레지스터에 저장한 후, 이 레지스터를 확인 함으로써 제품 동작의 성공(pass), 결함(fail)을 판정할 수 있 할 수 있도록, 데이터의 오류 유무를 검출하는 데이터 오류 검출기(1)와 ; 상기 데이터 오류 검출기(1)로부터 출력된 신호를 클럭으로 데이터 입력을 저장하는 레지스터(2) ; 상기 레지스터(2)의 출력을 입력으로 에러 검출 여부를 확인하기 위한 버퍼(3) ; 및 시스템에 전원 인가시 각 소자들을 초기화하도록 리셋 신호를 출력하는 출력 수단(4)으로 구비하여, 데이터 오류 검출기(1)로 부터 검출된 데이터 신호가 저장 수단 레지스터(2)의 클럭 입력으로 인가되고, 파워 온 리셋 신호가 출력 수단(4)을 거쳐 데이터 입력단이 상시 1의 상태를 가지도록 구성된 레지스터(2)의 리셋 단자로 인가되며, 상기 레지스터(2)의 출력이 상태 읽기 신호가 활성화되면 버퍼(3)의 인에이블이 활성화되어 출력단인 에러 플래그로 나타남으로써 데이터의 오류 검출 여부를 확인하는, 메모리 빌트 인 셀프 테스트의 에러 검출 방법 및 회로에 관한 것이다.

Description

메모리 빌트 인 셀프 테스트의 에러 검출 방법 및 회로

본 발명은 메모리 빌트 인 셀프 테스트 방법에 관한 것으로, 특히 메모리 자체 내장 검사의 수행 결과를 특정 레지스터에 저장한 후, 이 레지스터를 확인 함으로써 제품 동작의 성공(pass), 결함(fail)을 판정할 수 있도록 한, 메모리 빌트 인 셀프 테스트의 에러 검출 방법 및 회로에 관한 것이다.

종래의 빌트 인 셀프 테스트의 경우에는, 테스트 전 과정을 특정 외부 포트(port)를 통하여 테스트 전체 기간동안 확인해야만 그 칩의 정상 동작 유무를 판단할 수 있으므로 테스트 시간이 매우 길어지고, 테스트 결과를 외부에서 확인할 수 있는 포트를 추가해야 하므로 설계가 복잡하며, 칩 전체 면적이 커지는 문제점이 있었다.

이에 본 발명은 상기한 바와 같은 종래의 제 문제점 들을 해소시키기 위하여 창안된 것으로, 메모리 빌트 인 셀프 테스트(Built In Self Test)의 수행 결과를 특정 레지스터에 저장한 후, 이 레지스터를 확인 함으로써 제품 동작의 성공(pass), 결함(fail)을 판정할 수 있도록 한, 메모리 빌트 인 셀프 테스트의 에러 검출 방법 및 회로를 제공하는데 그 목적이 있다.

도 1 은 본 발명에 따른 메모리 빌트 인 셀프 테스트의 에러 검출 회로 구성도이다.

도면의 주요부분에 대한 부호의 설명

1 : 데이터 오류 검출기 2 : 레지스터

3 : 삼상 버퍼 4 : 인버터

상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 데이터 오류 검출기(1)로 부터 검출된 데이터 신호가 저장 수단 레지스터(2)의 클럭 입력으로 인가되고, 파워 온 리셋 신호가 출력 수단(4)을 거쳐 데이터 입력단이 상시 1의 상태를 가지도록 구성된 레지스터(2)의 리셋 단자로 인가되며, 상기 레지스터(2)의 출력이 상태 읽기 신호가 활성화되면 버퍼(3)의 인에이블이 활성화되어 출력단인 에러 플래그로 나타남으로써, 데이터의 오류 검출 여부를 확인하는 것을 특징으로 한다.

또한, 상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 데이터의 오류 유무를 검출하는 데이터 오류 검출기(1)와 ; 상기 데이터 오류 검출기(1)로부터 출력된 신호를 클럭으로 데이터 입력을 저장하는 레지스터(2) ; 상기 레지스터(2)의 출력을 입력으로 에러 검출 여부를 확인하기 위한 버퍼(3) ; 및 시스템에 전원 인가시 각 소자들을 초기화하도록 리셋 신호를 출력하는 출력 수단(4)으로 구비함을 특징으로 한다.

본 발명에 따른 동작 원리를 상세히 설명하면 다음과 같다.

먼저, 데이터 오류 검출기(1)로 부터 출력되는 신호는 네트 a 를 통하여 레지스터(2)의 클럭 입력인 CK로 인가되고, 상기 레지스터(2)의 데이터 입력 D는 전원(VCC)에 연결되어 회로에 전원이 인가 시에는 항상 1의 값을 가지게 된다.

시스템에 전원이 인가되면, 각 소자들을 초기화 하기 위한 파워 온 리셋(power_on_reset) 신호가 일정기간 동안 활성화되는데, 이 신호는 인버터로 구성된 출력 수단(4)을 거친 후 네트 c 를 통하여 레지스터(2)의 리셋 단자인 R로 연결되어 파워 온 리셋(power_on_reset) 신호가 활성화될 때 레지스터(2)를 초기화 시켜 0 상태의 값을 가지도록 한다.

상기 레지스터(2)의 출력 단자인 Q는 네트 b 를 통하여 버퍼(3)의 입력단으로 연결되고, 에러 검출 여부를 확인하기 위한 신호인 상태 읽기(state_read) 신호는 버퍼(3)의 인에이블 단자로 연결되며, 버퍼(3)의 출력단은 에러 플래그(error_flag)로 연결된다.

데이터 오류 검출기(1)에서 데이터 오류가 검출되면 1이 출력되어 네트 a 를 통하여 레지스터(2)의 클럭 입력단에는 상승 에지(edge)가 발생하므로, 초기 상태 0을 가졌던 레지스터(2)의 출력단 Q는 데이터 입력단이 전원(VCC)에 연결되어 있으므로 1의 값으로 바뀌게 된다.

상태 읽기(state_read) 신호가 1이 되면 버퍼(3)가 활성화되어 네트 b 에 인가되고 있는 레지스터(2) 출력이 에러 플래그(error_flag)에 나타나게 되므로 에러 플래그(error_flag)는 1의 값이 출력된다.

데이터 오류 검출에 의하여 레지스터(2)에 저장된 1의 값은 전원이 인가되고 있는 동안에는 항상 보존되어 있으므로, 상태 읽기(state_read) 신호가 활성화되면 언제라도 버퍼(3)를 통하여 에러 플래그(error_flag)로 확인 가능하다.

이상에서 상세히 설명한 바와 같이 본 발명은, 데이터 오류 검출기로 부터 에러 감지 출력을 레지스터에 저장 보관하므로 테스트 전체 시간동안 데이터 오류 검출기의 출력을 확인할 필요없이 1회의 레지스터 읽기 수행으로 칩 동작의 정상 유무를 확인할 수 있으며, 이로 인하여 칩 테스트 시간이 현저히 감소한다.

본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

1. 데이터 오류 검출기로 부터 검출된 데이터 신호가 저장 수단 레지스터의 클럭 입력으로 인가되고,

   파워 온 리셋 신호가 출력 수단을 거쳐 데이터 입력단이 상시 1의 상태를 가지도록 구성된 레지스터의 리셋 단자로 인가되며,

   상기 레지스터의 출력이 상태 읽기 신호가 활성화되면 버퍼의 인에이블이 활성화되어 출력단인 에러 플래그로 나타남으로써, 데이터의 오류 검출 여부를 확인하는 것을 특징으로 하는 메모리 빌트 인 셀프 테스트의 에러 검출 방법.
2. 제 1 항에 있어서,

   상기 데이터 오류 검출기는,

   전위 변화를 이용하여 저장 수단인 레지스터의 값을 천이시키는 것을 특징으로 하는 메모리 빌트 인 셀프 테스트의 에러 검출 방법.
3. 제 1 항에 있어서,

   상기 레지스터는,

   데이터 입력단자에 상시 1을 인가하는 것을 특징으로 하는 메모리 빌트 인 셀프 테스트의 에러 검출 방법.
4. 제 1 항에 있어서,

   상기 삼상 버퍼는,

   상태 읽기 신호의 전위 변화를 이용하여 출력을 제어하는 것을 특징으로 하는 메모리 빌트 인 셀프 테스트의 에러 검출 방법.
5. 제 1 항에 있어서,

   상기 인버터는,

   파워 온 리셋 신호의 전위 변화를 이용하여 저장 수단인 레지스터의 값을 초기화 시키는 것을 특징으로 하는 메모리 빌트 인 셀프 테스트의 에러 검출 방법.
6. 데이터의 오류 유무를 검출하는 데이터 오류 검출기와 ;

   상기 데이터 오류 검출기로부터 출력된 신호를 클럭으로 데이터 입력을 저장하는 레지스터 ;

   상기 레지스터의 출력을 입력으로 에러 검출 여부를 확인하기 위한 버퍼 ; 및

   시스템에 전원 인가시 각 소자들을 초기화하도록 리셋 신호를 출력하는 출력 수단으로 구비함을 특징으로 하는 메모리 빌트 인 셀프 테스트의 에러 검출 회로.
7. 제 6 항에 있어서,

   상기 데이터 오류 검출기는,

   전위 변화를 이용하여 저장 수단인 레지스터의 값을 천이시키도록 구비한 것을 특징으로 하는 메모리 빌트 인 셀프 테스트의 에러 검출 회로.
8. 제 6 항에 있어서,

   상기 레지스터는,

   데이터 입력단자에 상시 1을 인가하도록 구비한 것을 특징으로 하는 메모리 빌트 인 셀프 테스트의 에러 검출 회로.
9. 제 6 항에 있어서,

   상기 버퍼는,

   상태 읽기 신호의 전위 변화를 이용하여 출력을 제어하는 삼상 버퍼로 구비한 것을 특징으로 하는 메모리 빌트 인 셀프 테스트의 에러 검출 회로.
10. 제 6 항에 있어서,

    상기 출력 수단은,

    파워 온 리셋 신호의 전위 변화를 이용하여 저장 수단인 레지스터의 값을 초기화 시키는 인버터로 구비한 것을 특징으로 하는 메모리 빌트 인 셀프 테스트의 에러 검출 회로.