KR19990060006A

KR19990060006A - Reset signal generator and its generating method

Info

Publication number: KR19990060006A
Application number: KR1019970080224A
Authority: KR
Inventors: 최원준
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 1999-07-26

Abstract

본 발명의 리셋 신호 발생 장치는 전원 전압과, 상기 전원 전압에 일단이 연결되는 저항과, 상기 저항의 타단과 접지점 사이에 연결되는 커패시터로 이루어지는 RC 지연회로를 포함하며, 상기 저항과 상기 커패시터 사이의 접점의 전압과 기준 전압을 비교하여 리셋신호를 출력하는 비교기를 포함한다. 여기서, 비교기는 접점의 전위가 기준 전압보다 작은 경우에는 접지전압을 리셋신호로 출력하고, 접점의 전위가 기준 전압보다 큰 경우에는 전원전압을 리셋신호로 출력한다.The reset signal generator of the present invention includes an RC delay circuit comprising a power supply voltage, a resistor connected at one end to the power supply voltage, and a capacitor connected between the other end of the resistor and a ground point, wherein the reset signal generator includes: And a comparator configured to compare the voltage of the contact point with the reference voltage and output a reset signal. Here, the comparator outputs a ground voltage as a reset signal when the potential of the contact is less than the reference voltage, and outputs a power supply voltage as a reset signal when the potential of the contact is greater than the reference voltage.

Description

Reset signal generator and its generating method

본 발명은 리셋 신호 발생 장치 및 그 발생 방법에 관한 것으로서, 보다 상세하게는 불완전한 상태가 없는 리셋(reset) 신호를 생성시키는 리셋 신호 발생 장치 및 그 발생 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reset signal generator and a method for generating the same, and more particularly, to a reset signal generator and a method for generating a reset signal without an incomplete state.

현재의 시스템에는 논리 회로로 구성된 제어기가 많이 사용되고 있으며, 이러한 제어기는 주로 응용 주문형 집적 회로(application specific integrated circuit: 이하'ASIC'이라 한다)로 주로 설계된다. ASIC은 일반적으로 PMOS(p-type metal oxide semiconductor) 트랜지스터와 NMOS (n-type metal oxide semiconductor)로 이루어지는 CMOS(complementary metal oxide semiconductor)로 형성된다.In the current system, a controller composed of logic circuits is widely used, and the controller is mainly designed as an application specific integrated circuit (hereinafter, referred to as an 'ASIC'). An ASIC is generally formed of a complementary metal oxide semiconductor (CMOS) consisting of a p-type metal oxide semiconductor (PMOS) transistor and an n-type metal oxide semiconductor (NMOS).

일반적으로 시스템 구동시에는 전력, 잡음, 외부 충격 등으로 인해 정상 상태 신호의 변화가 나타나며, 이 때문에 시스템을 초기화하여 정상 상태 신호를 유지하기 위한 리셋 신호가 필요하다.In general, when the system is driven, a change in the steady state signal occurs due to power, noise, or external shock. Therefore, a reset signal is required to initialize the system to maintain the steady state signal.

이 때, 리셋 신호는 주로 전원 전압을 지연시켜서 사용하는 것이 대부분이다.At this time, the reset signal is mostly used by delaying the power supply voltage.

도1은 종래의 시스템 제어용 리셋 신호 발생 회로를 나타낸 도면이다.1 is a diagram illustrating a conventional system control reset signal generation circuit.

도1에 도시한 바와 같이, 종래의 리셋 신호 발생회로는 전원 전압(VDD), 저항(R)과 커패시터(C)로 이루어진다. 도1에서, 저항(R)의 일단은 전원 전압과 연결되며, 저항(R)의 타단은 커패시터(C)의 일단에 연결된다. 커패시터(C)의 타단은 접지점에 연결된다.As shown in Fig. 1, the conventional reset signal generation circuit is composed of a power supply voltage VDD, a resistor R and a capacitor C. In Fig. 1, one end of the resistor R is connected to the power supply voltage, and the other end of the resistor R is connected to one end of the capacitor C. The other end of the capacitor C is connected to the ground point.

저항과 커패시터 사이의 접점의 전압 Va(이하 '노드 전압'이라 한다)에는 전원전압(VDD)을 소정 시간만큼 지연시킨 전압값이 출력되며, 이 지연값이 리셋 신호로 이용된다.A voltage value obtained by delaying the power supply voltage VDD by a predetermined time is output to the voltage Va of the contact between the resistor and the capacitor (hereinafter referred to as 'node voltage'), and the delay value is used as a reset signal.

도2a는 이상적인 리셋 신호 발생회로의 출력 전압을 나타내는 도면이다.2A is a diagram showing an output voltage of an ideal reset signal generation circuit.

도2a에 도시한 바와 같이, 이상적인 리셋신호 발생회로는 소정 시간(To) 전에는 0V의 값을 출력하고, 소정 시간이 경과한 후에는 전원전압(VDD)을 출력한다. 그러나, 도1에 도시한 종래의 리셋 신호 발생 회로는 RC 지연 때문에 도2a와는 다른 신호 파형을 나타내게 된다.As shown in Fig. 2A, the ideal reset signal generation circuit outputs a value of 0V before a predetermined time To, and outputs a power supply voltage VDD after a predetermined time elapses. However, the conventional reset signal generating circuit shown in Fig. 1 shows a signal waveform different from that in Fig. 2A because of the RC delay.

도2b는 도1에 도시한 리셋 신호 발생 회로의 노드 전압 Va의 실제 파형도를 나타낸다.FIG. 2B shows an actual waveform diagram of the node voltage Va of the reset signal generation circuit shown in FIG.

도2에서, 가로축은 시간을 나타내며, 세로축은 노드 전압(Va)의 값을 나타낸다.In Fig. 2, the horizontal axis represents time and the vertical axis represents the value of the node voltage Va.

도2에 도시한 바와 같이, 노드 전압(Va)은 도2a에 도시한 바와 같이 소정 시간이 경과한 후에 전원 전압(VDD)을 출력하는 것이 아니라, 긴 상승 시간(rising time)을 가지면서 전원 전압값에 도달하게 된다. 일반적으로 상승 시간은 최대 출력 전압의 10%가 되는 시점(TL)에서 90%가 되는 시점(TH) 사이의 시간을 의미한다.As shown in Fig. 2, the node voltage Va does not output the power supply voltage VDD after a predetermined time has elapsed, as shown in Fig. 2A, but has a long rising time and a power supply voltage. The value is reached. In general, the rise time refers to the time between the time point TL that becomes 90% and the time point TL that becomes 10% of the maximum output voltage.

이와 같이, 노드 전압이 긴 상승 시간을 가지면, ASIC의 내부 논리 회로는 다음과 같은 불안정한 상태(unstable state)가 유발된다. 즉, 노드 전압이 긴 상승시간을 가지면, ASIC내의 CMOS 트랜지스터 회로의 NMOS 트랜지스터와 PMOS 트랜지스터를 동시에 온시키는 전압값이 상당시간 유지된다. 이에 따라 CMOS 트랜지스터에서 과다한 전력 소모를 발생시킬 수도 있으며, 논리 회로에 치명적인 에러를 유발시킬 수 있다는 문제점이 있다.As such, if the node voltage has a long rise time, the internal logic circuit of the ASIC causes the following unstable state. That is, when the node voltage has a long rise time, the voltage value for simultaneously turning on the NMOS transistor and the PMOS transistor of the CMOS transistor circuit in the ASIC is maintained for a considerable time. Accordingly, there is a problem that excessive power consumption may occur in the CMOS transistor and cause a fatal error in the logic circuit.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, RC 지연 회로의 노드에 비교기를 형성하고 비교기의 출력 전압을 리셋신호로서 이용함으로써 불안정한 상태를 방지하여 전력 소모량과 제어 신호의 불량을 개선하기 위한 것이다.The present invention is to solve the above problems, to form a comparator at the node of the RC delay circuit and to use the output voltage of the comparator as a reset signal to prevent the unstable state to improve the power consumption and the defect of the control signal .

도 1은 종래의 리셋 신호 발생 회로를 나타낸 도면이다.1 is a view showing a conventional reset signal generation circuit.

도 2a는 이상적인 리셋 신호발생회로의 출력 전압을 나타내는 도면이며,Figure 2a is a diagram showing the output voltage of the ideal reset signal generation circuit,

도 2b는 도1에 도시한 리셋 신호 발생회로의 노드 전압을 나타내는 도면이다.FIG. 2B is a diagram showing the node voltage of the reset signal generating circuit shown in FIG.

도 3은 본 발명에 따른 리셋 신호 발생 회로를 나타낸 도면이다.3 is a view showing a reset signal generating circuit according to the present invention.

도 4a는 도3의 노드 전압을 나타내는 도면이며,4A is a diagram illustrating a node voltage of FIG. 3.

도 4b는 도3의 비교기의 출력전압을 나타내는 도면이다.4B is a diagram illustrating an output voltage of the comparator of FIG. 3.

이와 같은 목적을 달성하기 위해, 본 발명에 따른 리셋 신호 발생 장치는In order to achieve the above object, the reset signal generator according to the present invention is

전원 전압과, 상기 전원 전압에 일단이 연결되는 저항과, 상기 저항의 타단과 접지점 사이에 연결되는 커패시터로 이루어지는 RC 지연회로를 포함하며, 상기 저항과 상기 커패시터 사이의 접점의 전압과 기준 전압을 비교하여 리셋신호를 출력하는 비교기를 포함한다.An RC delay circuit comprising a power supply voltage, a resistor connected at one end to the power supply voltage, and a capacitor connected between the other end of the resistor and a ground point, and comparing a voltage and a reference voltage of a contact point between the resistor and the capacitor. And a comparator for outputting a reset signal.

여기서, 비교기는 접점의 전위가 기준 전압보다 작은 경우에는 접지전압을 리셋신호로 출력하고, 접점의 전위가 기준 전압보다 큰 경우에는 전원전압을 리셋신호로 출력한다.Here, the comparator outputs a ground voltage as a reset signal when the potential of the contact is less than the reference voltage, and outputs a power supply voltage as a reset signal when the potential of the contact is greater than the reference voltage.

이때, 비교기는 ECL 회로로 형성하는 것이 바람직하다.At this time, the comparator is preferably formed of an ECL circuit.

한편, 본 발명에 따른 리셋 신호 발생 방법은,On the other hand, the reset signal generating method according to the present invention,

전원 전압, 저항과 커패시터로 이루어지는 RC 지연회로로 상기 전원전압을 지연시켜 제1 전압을 출력하는 단계와, 제1 전압을 기준전압과 비교하여 리셋신호를 출력하는 단계를 포함한다.And outputting a first voltage by delaying the power supply voltage with an RC delay circuit including a power supply voltage, a resistor, and a capacitor, and outputting a reset signal by comparing the first voltage with a reference voltage.

여기서, 리셋신호를 출력하는 단계는Here, the step of outputting the reset signal

제1 전압이 기준 전압보다 작은 경우에는 접지 전압을 리셋신호로 출력하고, 제1 전압이 기준 전압보다 큰 경우에는 전원 전압을 리셋신호로 출력한다.When the first voltage is smaller than the reference voltage, the ground voltage is output as the reset signal, and when the first voltage is greater than the reference voltage, the power supply voltage is output as the reset signal.

이하 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도3은 본 발명에 따른 리셋 신호 발생회로의 실시예를 나타내는 도면이다.3 is a diagram showing an embodiment of a reset signal generating circuit according to the present invention.

도3에 도시한 바와 같이, 리셋 신호 발생회로는 RC 지연 회로(10)와, 비교기(20)로 이루어진다.As shown in Fig. 3, the reset signal generation circuit includes an RC delay circuit 10 and a comparator 20.

RC 지연회로(10)는 전원 전압에 일단이 연결되는 저항(R)과, 저항과 접지점 사이에 연결되는 커패시터(C)로 이루어진다. 저항과 커패시터 사이의 접점의 전위(Va)가 RC 지연회로의 출력 전압을 나타낸다.The RC delay circuit 10 includes a resistor R connected at one end to a power supply voltage and a capacitor C connected between the resistor and the ground point. The potential Va of the contact between the resistor and the capacitor represents the output voltage of the RC delay circuit.

비교기(20)는 RC 지연회로의 출력 전압(Va)과 기준 전압(Vref)을 비교하여 전압 Va가 기준전압(Vref) 보다 작은 경우에는 0의 전압값을 출력하며, 전압 Va가 기준 전압(Vref) 보다 큰 경우에는 전원 전압(VDD)을 출력한다.The comparator 20 compares the output voltage Va and the reference voltage Vref of the RC delay circuit and outputs a voltage value of 0 when the voltage Va is smaller than the reference voltage Vref, and the voltage Va is the reference voltage Vref. If greater than), the power supply voltage VDD is output.

도4a 및 도4b는 RC 지연회로의 출력 전압(Va)과 비교기의 출력 전압(Vout)을 각각 나타내는 도면이다.4A and 4B are diagrams showing the output voltage Va of the RC delay circuit and the output voltage Vout of the comparator, respectively.

도4a 및 도4b에 도시한 바와 같이, RC 지연회로의 출력 전압(Va)은 긴 상승 시간을 가지면서 증가하고, T1이 되는 시점에서는 기준 전압값보다 크게 된다. 즉, T1 시간전까지는 RC 지연회로의 출력 전압(Va)값이 기준전압보다 작게 되나. T1 시간 후에는 기준 전압값보다 크게 된다. 따라서, 비교기(20)의 출력값은 처음 T1 시간 동안에는 0V를 출력하나, 그 이후에는 전원전압 VDD를 출력하게 된다.As shown in Figs. 4A and 4B, the output voltage Va of the RC delay circuit increases with a long rise time, and becomes larger than the reference voltage value at the time T1. That is, until the time T1, the output voltage Va of the RC delay circuit becomes smaller than the reference voltage. After T1 time, it becomes larger than a reference voltage value. Therefore, the output value of the comparator 20 outputs 0V during the first T1 time, but outputs the power supply voltage VDD thereafter.

도4b에 도시한 바와 같이, 본 발명에 따르면 비교기의 출력 전압은 T1 시간 경과후에 0에서 VDD로 바로 바뀌기 때문에, 종래의 지연회로에서 가지는 불안정한 상태를 갖지 않아 과다한 전력 소모를 방지하고 논리 에러를 방지할 수 있다.As shown in Fig. 4B, according to the present invention, since the output voltage of the comparator changes directly from 0 to VDD after T1 time elapses, it does not have an unstable state of the conventional delay circuit, preventing excessive power consumption and preventing logic errors. can do.

도3에서, 비교기(20)로서 ECL(emitter coupled logic) 회로를 사용하면, 슬류 레이트(slew rate)를 줄이고, 상승 시간을 더 효과적으로 줄일 수 있다.In FIG. 3, using an emitter coupled logic (ECL) circuit as the comparator 20 can reduce the slew rate and more effectively reduce the rise time.

이상에서 설명한 바와 같이, 본 발명에 따르면 RC 지연 회로의 출력 전압을 비교기에 입력하고, 비교기의 출력 전압을 리셋신호로서 이용함으로써 불안정한 상태를 방지하여 전력 소모량과 제어 신호의 불량을 개선할 수 있다.As described above, according to the present invention, by inputting the output voltage of the RC delay circuit to the comparator and using the output voltage of the comparator as a reset signal, an unstable state can be prevented to improve the power consumption and the defect of the control signal.

Claims

An RC delay circuit comprising a power supply voltage, a resistor connected at one end to the power supply voltage, and a capacitor connected between the other end of the resistor and a ground point;

And a comparator for comparing a voltage of a contact point between the resistor and the capacitor and a reference voltage to output a reset signal.

In claim 1,

And the comparator outputs a ground voltage as a reset signal when the potential of the contact is less than the reference voltage, and outputs the power supply voltage as a reset signal when the potential of the contact is greater than the reference voltage.

In claim 2,

And the comparator comprises an ECL circuit.

Outputting a first voltage by delaying the power supply voltage with an RC delay circuit including a power supply voltage, a resistor, and a capacitor;

And generating a reset signal by comparing the first voltage with a reference voltage.

In claim 4,

The step of outputting the reset signal

When the first voltage is smaller than the reference voltage, the ground voltage is output as a reset signal.

And outputting the power supply voltage as a reset signal when the first voltage is greater than the reference voltage.