KR100349356B1

KR100349356B1 - Power on reset circuit

Info

Publication number: KR100349356B1
Application number: KR1019990047942A
Authority: KR
Inventors: 백준현
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-11-01
Filing date: 1999-11-01
Publication date: 2002-08-21
Also published as: KR20010044892A

Abstract

본 발명은 시스템에 공급되는 전원전압이 안정화되면 시스템 초기화를 위한 리셋 펄스를 발생시키는 파워 온 리셋 회로에 관한 것이다. 이를 위해, 본 발명의 파워 온 리셋 회로는 제 1 전원전압을 수신하여 일정 시간 지연된 제 2 전원전압을 발생하는 지연수단과, 상기 제 1 전원전압과 제 1 노드 사이에 접속된 캐패시터와, 상기 제 1 노드의 신호를 수신하여 일정 시간 지연시킨 파워 온 리셋 신호를 발생하는 펄스발생수단과, 상기 파워 온 리셋 신호를 반전시켜 출력하는 반전 수단과, 상기 반전수단으로부터 출력된 신호가 제 1 전압레벨을 가질 때 상기 제 1 노드의 전압을 접지전압으로 방전시키되, 상기 캐패시터를 통해 상기 제 1 노드로 공급되는 전류의 량보다 작게 방전시키는 제 1 스위칭 수단과, 상기 반전수단으로부터 출력된 신호가 제 2 전압레벨을 가질 때 상기 제 1 전원전압과 상기 제 2 전원전압을 차동 증폭한 신호를 발생하는 차동증폭기와, 상기 차동증폭기의 출력 신호에 의해 상기 제 1 노드의 전압을 접지전압으로 방전시키되, 상기 캐패시터를 통해 상기 제 1 노드로 공급되는 전류의 량보다 많게 방전시키는 제 2 스위칭 수단을 구비한 것을 특징으로 한다.The present invention relates to a power-on reset circuit for generating a reset pulse for system initialization when the power supply voltage supplied to the system is stabilized. To this end, the power-on reset circuit of the present invention includes delay means for receiving a first power supply voltage and generating a second power supply voltage that is delayed for a predetermined time, a capacitor connected between the first power supply voltage and the first node, and the first power supply reset circuit. Pulse generating means for receiving a signal of one node and generating a power-on reset signal delayed for a predetermined time, inverting means for inverting and outputting the power-on reset signal, and a signal output from the inverting means sets a first voltage level. First switching means for discharging the voltage of the first node to a ground voltage, the discharge voltage being less than the amount of current supplied to the first node through the capacitor, and the signal output from the inverting means is a second voltage. A differential amplifier for generating a signal obtained by differentially amplifying the first power supply voltage and the second power supply voltage when the power supply voltage has a level; Sikidoe to discharge the voltage of the first node to the ground voltage, and the characterized in that it includes a second switching means for discharging the first lot than the amount of current supplied to the first node through the capacitor.

Description

Power on reset circuit

본 발명은 파워 온 리셋 회로(Power On Reset Circuit)에 관한 것으로, 특히 시스템에 공급되는 전원전압이 안정화되면 시스템 초기화를 위한 리셋 펄스(reset pulse)를 발생시키는 파워 온 리셋 회로에 관한 것이다.일반적으로, 파워 온 리셋 회로는 공급되는 전원전압레벨이 시스템을 구동하는데 필요한 전압레벨 이상으로 상승하는 것을 검출하여, 리셋 펄스를 발생시켜서 시스템 전체 또는 일부가 초기화되도록 하는 회로이다.도1은 이와 같은 종래의 파워 온 리셋 회로를 도시한 회로도이다.종래의 파워 온 리셋 회로는 시스템으로 공급되는 전원전압(V_DD)을 일단으로 입력받는 캐패시터(C)와; 이 캐패시터(C) 타단의 전압을 방전시키는 방전수단(10)과; 이 방전수단(10)과 캐패시터(C)가 연결된 노드 N에 연결되어, 노드 N의 전압(V_N)을 입력받아 2진 논리 레벨의 디지털 신호를 출력하는 펄스 발생부(20)를 포함하여 이루어진다. 이 때, 펄스 발생부(20)는 직렬 연결된 두 개의 인버터(I1,I2)로 이루어지며, 방전수단(10)은 저항(R)과 다이오드(D)의 직렬결합으로 이루어진다.이같은 구성의 종래 파워 온 리셋 회로의 동작을 도1과, 도1에 도시한 각 노드의 전압을 시간축에 대하여 나타낸 도2를 참조하여 설명하면 다음과 같다.먼저, 시스템에 공급되는 전원전압 V_DD가 점차 증가함에 따라 노드 N의 전압 V_N도 따라서 증가하게된다. V_N이 첫번째 인버터(I1)의 논리 문턱전압(V_H) 이상이 되면 첫 번째 인버터(I1)의 출력은 "Low"상태가 되고, 따라서 파워 온 리셋신호(POR)는 "High"가 된다.이와 같이 시스템에 공급되는 전압이 안정화 되고나면, 노드 N의 전압은 저항(R)과 다이오드(D)로 이루어진 방전수단(10)을 통해 접지로 방전된다. 따라서, V_N은 점차 낮아져 I1의 논리 문턱전압(V_L) 이하가 되고 I1의 출력은 "High"상태가 되어 POR신호는 "Low"가 된다. 이와 같은 동작으로, POR신호는 "High"레벨의 펄스를 1회 발생시켜 시스템을 초기화한다. 물론, 이같은 동작은 V_DD의 상승 천이시간(transition time)(도2에 도시된 T1구간)이 상대적으로 짧아야만, 즉, 방전수단(10)을 통하여 접지로 흘러나가는 전류가 캐패시터(C)에 유입되는 순간전류(transient current)보다 충분히 적을 때만 가능하다.그러나, 이같은 종래의 파워 온 리셋 회로는 시스템에 공급되는 전원전압(V_DD)의 상승 천이시간(transition time)이 길어지게 되면, 캐패시터(C)에 유입되는 순간전류(transient current)의 양 보다 저항(R)과 다이오드(D)로 이루어진 방전수단(10)을 통하여 접지로 방전되는 전류의 양이 상대적으로 많아져, 노드 N의 전압(V_N)이 첫번째 인버터(I1)의 논리 문턱전압(V_H) 이상으로 상승하지 못하여 파워 온 리셋신호(POR)를 "High"로 발생시키지 못하는 문제점이 있었다.또한, 이같은 문제점을 극복하기 위해서는 방전수단(10)의 저항값을 크게 구성하여 방전되는 전류의 양을 상대적으로 적게 줄여야한다. 하지만, 이렇게되면 전원전압(V_DD)에 전력잡음(Power noise)이 유입된 경우, 노드 N의 전압(V_N)이 잡음이 섞인 전원전압(V_DD)에 너무 민감하게 반응하여 불필요한 POR 펄스를 발생시켜 시스템을 오동작시키는 문제점이 있었다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power on reset circuit, and more particularly, to a power on reset circuit for generating a reset pulse for initializing a system when a power supply voltage supplied to a system is stabilized. The power-on reset circuit is a circuit that detects that the power supply voltage level supplied rises above the voltage level required to drive the system, and generates a reset pulse to initialize the whole or a part of the system. A conventional power on reset circuit includes a capacitor (C) for receiving a power supply voltage (V _DD ) supplied to a system at one end; Discharge means (10) for discharging the voltage at the other end of the capacitor (C); And a pulse generator 20 which is connected to the node N to which the discharge means 10 and the capacitor C are connected, receives the voltage V _N of the node N, and outputs a binary logic level digital signal. . At this time, the pulse generator 20 is composed of two inverters (I1, I2) connected in series, the discharge means 10 is made of a series combination of the resistor (R) and the diode (D). The operation of the on reset circuit will be described with reference to Fig. 1 and Fig. 2 showing the voltage of each node shown in Fig. 1 with respect to the time axis. First, as the power supply voltage V _DD supplied to the system is gradually increased. The voltage V _{N at} node N also increases accordingly. When V _N becomes equal to or greater than the logical threshold voltage V _{H of} the first inverter I1, the output of the first inverter I1 becomes a “Low” state, and thus the power-on reset signal POR becomes “High”. After the voltage supplied to the system is stabilized, the voltage of the node N is discharged to the ground through the discharge means 10 composed of the resistor R and the diode D. Therefore, V _N gradually decreases to be lower than or equal to the logic threshold voltage V _{L of} I1, and the output of I1 becomes a “High” state, and the POR signal becomes “Low”. In this operation, the POR signal generates a pulse of "High" level once to initialize the system. Of course, such an operation requires that the rising transition time of the V _DD (section T1 shown in FIG. 2) is relatively short, that is, the current flowing to the capacitor C through the discharge means 10 to ground is relatively short. This is only possible if the current is sufficiently less than the transient current flowing in. However, such a conventional power-on reset circuit has a capacitor (a capacitor) if the rising transition time of the power supply voltage V _DD supplied to the system becomes long. The amount of current discharged to the ground through the discharge means 10 composed of the resistor R and the diode D is relatively larger than the amount of the transient current flowing into the C), and thus the voltage of the node N ( There is a problem that V _N ) does not rise above the logic threshold voltage V _H of the first inverter I1 and thus does not generate the power-on reset signal POR to "High." The resistance value of the means 10 Larger configuration should reduce the amount of current discharged relatively less. However, in this case, when power noise is introduced into the power supply voltage V _DD , the voltage V _N of the node N reacts too sensitively to the noisy power supply voltage V _DD to generate an unnecessary POR pulse. There was a problem that caused the system to malfunction.

따라서, 본 발명은 이러한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 방전수단를 병렬연결된 두 개의 스위칭소자로 구성하고, 공급전원과 지연된 공급전원 신호를 입력으로 하는 차동증폭기(differential Amplifier)를 추가로 구비하여, 이 차동증폭기의 출력신호와 파워 온 리셋 신호(POR)의 피드백(feed-back)된 신호를 이용하여 상기 스위칭소자 각각의 온/오프 동작을 제어하도록하므로써, 초기 공급전압이 일정 전압레벨 이상으로 안정화되기까지는 스위칭소자를 턴오프(Turn-Off)시켜 방전수단의 저항값을 높이고, 공급전압이 안정화되어 파워 온 리셋 신호(POR)를 '하이' 레벨로 1회 발생시킨 후에는 스위칭소자를 턴온(Turn-On) 시켜 방전수단의 저항값을 줄여 전력잡음에 의한 오동작을 막는 파워 온 리셋 회로를 제공하는데 그 목적이 있다.이와 같은 목적을 달성하기 위한 본 발명에 의한 파워 온 리셋 회로는 제 1 전원전압을 수신하여 일정 시간 지연된 제 2 전원전압을 발생하는 지연수단과, 상기 제 1 전원전압과 제 1 노드 사이에 접속된 캐패시터와, 상기 제 1 노드의 신호를 수신하여 일정 시간 지연시킨 파워 온 리셋 신호를 발생하는 펄스발생수단과, 상기 파워 온 리셋 신호를 반전시켜 출력하는 반전 수단과, 상기 반전수단으로부터 출력된 신호가 제 1 전압레벨을 가질 때 상기 제 1 노드의 전압을 접지전압으로 방전시키되, 상기 캐패시터를 통해 상기 제 1 노드로 공급되는 전류의 량보다 작게 방전시키는 제 1 스위칭 수단과, 상기 반전수단으로부터 출력된 신호가 제 2 전압레벨을 가질 때 상기 제 1 전원전압과 상기 제 2 전원전압을 차동 증폭한 신호를 발생하는 차동증폭기와, 상기 차동증폭기의 출력 신호에 의해 상기 제 1 노드의 전압을 접지전압으로 방전시키되, 상기 캐패시터를 통해 상기 제 1 노드로 공급되는 전류의 량보다 많게 방전시키는 제 2 스위칭 수단을 구비한 것을 특징으로 한다.상기 펄스발생수단은 직렬 연결된 두 개의 인버터로 이루어진 것을 특징으로 한다.상기 제 1 전압레벨은 '로직 하이'이고, 상기 제 2 전압레벨은 '로직 로우'인 것을 특징으로 한다.상기 제 1 및 제 2스위칭 수단은 NMOS 트렌지스터로 이루어진 것을 특징으로 한다.Accordingly, the present invention has been proposed to solve the problems of the prior art, and further comprises a differential amplifier comprising two switching elements connected in parallel with the discharge means and inputting a supply power supply and a delayed supply power signal. The on-off operation of each of the switching elements is controlled by using the output signal of the differential amplifier and the feed-back signal of the power-on reset signal POR, so that the initial supply voltage is at a constant voltage level. Until the above-mentioned stabilization, the switching element is turned off (Turn-Off) to increase the resistance value of the discharge means, and after the supply voltage is stabilized to generate the power-on reset signal (POR) to the 'high' level once, the switching element It is an object of the present invention to provide a power-on reset circuit that turns on and reduces the resistance value of the discharge means to prevent malfunction due to power noise. According to an embodiment of the present invention, a power-on reset circuit includes delay means for receiving a first power supply voltage and generating a second power supply voltage that is delayed for a predetermined time, a capacitor connected between the first power supply voltage and the first node; Pulse generating means for receiving a signal of the first node and generating a power-on reset signal delayed for a predetermined time, inverting means for inverting and outputting the power-on reset signal, and a signal output from the inverting means is a first voltage; A first switching means for discharging the voltage of the first node to a ground voltage when having a level, and discharging less than the amount of current supplied to the first node through the capacitor; A differential amplifier for generating a signal obtained by differentially amplifying the first power voltage and the second power voltage when the voltage level is 2; And a second switching means for discharging the voltage of the first node to the ground voltage by an output signal, but discharging more than the amount of current supplied to the first node through the capacitor. The means is characterized in that it consists of two inverters connected in series. The first voltage level is 'logic high' and the second voltage level is 'logic low'. The first and second switching means Is characterized by consisting of NMOS transistors.

도 1 은 종래 파워 온 리셋 회로의 회로도.도 2 는 도 1 회로의 입출력 전압을 도시한 그래프.도 3 은 본 발명에 따른 파워 온 리셋 회로의 회로도.1 is a circuit diagram of a conventional power-on reset circuit. FIG. 2 is a graph showing input and output voltages of the circuit of FIG. 1. FIG. 3 is a circuit diagram of a power-on reset circuit according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1 : 지연회로 2 : 펄스 발생부3 : 차동증폭기 4 : 스위칭 방전수단DESCRIPTION OF SYMBOLS 1 Delay circuit 2 Pulse generator 3 Differential amplifier 4 Switching discharge means

이하, 본 발명의 구성 및 동작을 첨부된 도 3을 참조하여 상세히 설명한다.Hereinafter, the configuration and operation of the present invention will be described in detail with reference to FIG. 3.

본 발명은 시스템에 공급되는 전원전압(V_DD)을 일정 시간 지연시켜 출력하는 지연회로(1)와, 전원전압(VDD)을 그 일단으로 입력받는 캐패시터(C1)와, 이 캐패시터(C1)의 타단(N1)의 전압(V_N1)을 입력받아 2진 논리 레벨의 디지털 신호를 출력하는 펄스 발생부(2)와, 이 펄스 발생부(2)의 출력신호를 반전시켜 출력하는 피드백 인버터(FB-INV)와, 이 피드백 인버터(FB-INV)의 출력신호에 의하여 인에이블되어, 지연회로(1)에서 출력된 지연된 전원전압(V_DD-delay)과 전원전압(V_DD)을 입력받아, V_DD와 V_DD-delay의 차에 반비례하는 전압을 출력하는 차동증폭기(3)와, 이 차동증폭기(3)와 피드백 인버터(FB-INV)에 의하여 온/오프 제어되어 캐패시터(C1) 타단의 전압을 방전시키는 스위칭 방전수단(4)을 포함하여 이루어진다.상기와 같은 구성으로 이루어진 본 발명의 동작은 다음과 같다.먼저, 시스템에 전원전압(V_DD)이 공급되기 전에는 출력 단자로 출력되는 파워 온 리셋 신호(POR)는 '로우' 상태이다. 따라서, NMOS 트랜지스터(MN2)가 턴온되어 노드(N1)의 전압을 접지전압(Vss)으로 방전시킴으로써 노드(N1)의 전압을 '로우'로 초기화 시킨다. 이때, NMOS 트랜지스터(NM2)는 안정된 전원전압(VDD)이 인가되기 전에 노이즈 성분의 전압에 의해 파워 온 리셋 신호(POR)가 발생되지 않도록 하기 위해서 구현된 것으로, 회로가 동작하기 전에 상기 노드(N1)의 전압을 '로우'로 초기화시키게 된다. 그리고, 파워 온 리셋 신호(POR)가 '로우' 상태에서 차동증폭기(3)는 PMOS 트랜지스터(PM)가 턴오프 상태이므로 동작하지 않는다.그 다음, 시스템으로 공급되는 전원전압(V_DD)이 점차 증가하면 노드(N1)의 전압(V_N1)도 비례하여 증가하게된다. 이 때, 노드(N1)의 전압을 방전시키는 스위칭 방전수단(4)의 NMOS트렌지스터(NM1)는 차동증폭기(3)가 디스에이블 상태이므로 턴오프된 상태이고, NMOS 트랜지스터(NM2)는 초기에 '로우'를 갖는 파워 온 리셋신호(POR)로 인하여 턴온된 상태이다. 여기서, 노드(N1)의 전압은 NMOS 트랜지스터(NM2)를 통해 접지전압(Vss)으로 방전되는 전류의 량보다 커패시터(C1)를 통해 노드(N1)로 유입되는 전류의 량이 상대적으로 크기 때문에 '하이'를 갖는다. 그러므로, 전원전압(V_DD)의 천이시간(transition time)이 길어지더라도 노드(N1)의 전압은 안정적으로 전원전압(V_DD)을 따라 증가하게된다.상기 노드(N1)의 전압(V_N1)이 펄스 발생부(2)의 인버터(INV1)의 문턱전압(V_H)값 이상이 되면 인버터(INV1)의 출력은 '로우' 상태가 되고, 따라서 파워 온 리셋 신호(POR)는 '하이' 상태가 된다.상기 파워 온 리셋 신호(POR)가 '하이'가 되면 피드백 인버터(FB-INV)의 출력은 '로우'가 되어 차동증폭기(3)의 구동 스위치소자(PM)를 턴온시켜 차동증폭기(3)를 구동시킨다.상기 차동증폭기(3)는 전원전압(V_DD)과 지연회로(1)를 통하여 지연된 전원전압(V_DD-delay)을 입력으로 받는다. 전원전압의 상승 천이구간에서는 V_DD가 V_DD-delay보다 상대적으로 높은 전압을 가지므로, 노드(N2)의 전압은 상대적으로 낮아져 차동증폭기(3)는 낮은 전압레벨의 신호를 출력하게된다. 이때의 노드(N2)의 전압은 제1 NMOS트렌지스터(NM1)를 턴온시키지 못한다.이후, 전원전압의 상승 천이가 끝나고 시스템에 공급되는 전압이 안정화 되고나면, V_DD와 V_DD-delay가 동일하게 되며, 상기 노드(N2)의 전압은 차동증폭기(3)의 NMOS 및 PMOS 트랜지스터의 저항비에 의해 일정한 전압 레벨을 가지게 된다. 그러므로, NMOS 트랜지스터(NM1)는 노드(N2)의 전압에 의해 턴온되어 노드(N1)의 전압을 접지전압으로 방전시킨다.상기 노드(N1)의 전압은 상기 NMOS 트랜지스터(NM1)를 통하여 급속히 방전되므로 인버터(INV1)의 문턱전압(V_L)값 이하가 되면 인버터(INV1)의 출력은 '하이'가 되어 파워 온 리셋 신호(POR)를 '로우'로 만든다.파워 온 리셋 신호(POR)가 '로우'가 되면 인버터(FB-INV)의 출력이 '하이'가 되어, NMOS트렌지스터(NM2)를 턴온시키고 동시에, 차동증폭기(3)의 PMOS 트랜지스터(PM)를 턴오프시켜 차동증폭기(3)가 동작하지 못하도록 한다.따라서, 이와 같은 동작으로 '하이' 레벨의 펄스를 1회 발생시켜 시스템을 리셋시키게 된다. 그리고, 파워 온 리셋 신호(POR)를 출력한 후에는 상기 노드(N1)의 전압은 NMOS 트랜지스터(NM1)에 의해 '로우'가 되기 때문에 파워 온 리셋 신호(POR)는 다시 '로우'를 가진다. 이때, 상기 NMOS 트랜지스터(NM2)는 파워 온 리셋 신호(POR)가 '로우'일 때 턴온되어 노드(N1)로 유입된 전력잡음(Power noise)을 제거시킬 수 있다.The present invention provides a delay circuit (1) for delaying and outputting a power supply voltage (V _DD ) supplied to a system for a predetermined time, a capacitor (C1) for receiving the power supply voltage (VDD) at one end thereof, and the capacitor (C1) A pulse generator 2 that receives the voltage V _{N1 at} the other end N1 and outputs a digital signal having a binary logic level, and a feedback inverter FB that inverts and outputs the output signal of the pulse generator 2. -INV) and, the feedback is enabled by the output signal of the inverter (INV-FB), for receiving a delayed supply voltage (V _DD-delay) of the supply voltage (V _DD) output from the delay circuit 1, The differential amplifier 3 outputs a voltage inversely proportional to the difference between V _DD and V _{DD -delay} , and the differential amplifier 3 and the feedback inverter FB-INV are turned on and off to control the other end of the capacitor C1. And switching switching means 4 for discharging the voltage. First, before the power supply voltage V _DD is supplied to the system, the power-on reset signal POR output to the output terminal is 'low'. Accordingly, the NMOS transistor MN2 is turned on to discharge the voltage of the node N1 to the ground voltage Vss, thereby initializing the voltage of the node N1 to 'low'. At this time, the NMOS transistor NM2 is implemented to prevent the power-on reset signal POR from being generated by the voltage of the noise component before the stable power supply voltage VDD is applied. ) Will reset the voltage to low. In addition, the differential amplifier 3 does not operate because the PMOS transistor PM is turned off while the power-on reset signal POR is 'low'. Then, the power supply voltage V _DD supplied to the system gradually increases. When increasing, the voltage V _N1 of the node N1 also increases in proportion. At this time, the NMOS transistor NM1 of the switching discharge means 4 for discharging the voltage of the node N1 is turned off because the differential amplifier 3 is disabled, and the NMOS transistor NM2 is initially turned off. It is turned on due to the power-on reset signal POR having a low '. Here, the voltage of the node N1 is 'high' because the amount of current flowing into the node N1 through the capacitor C1 is larger than the amount of current discharged through the NMOS transistor NM2 to the ground voltage Vss. Has' Therefore, even when the transition time of the power supply voltage V _DD becomes long, the voltage of the node N1 is stably increased along with the power supply voltage V _DD . The voltage V _N1 of the node _N1. ) Is equal to or greater than the threshold voltage V _H of the inverter INV1 of the pulse generator 2, the output of the inverter INV1 becomes 'low', and thus the power-on reset signal POR is set to 'high'. When the power-on reset signal POR becomes 'high', the output of the feedback inverter FB-INV becomes 'low' to turn on the driving switch element PM of the differential amplifier 3 to turn on the differential amplifier. The differential amplifier 3 receives the power supply voltage V _DD and the delayed power supply voltage V _{DD -delay} through the delay circuit 1 as an input. In the rising transition period of the power supply voltage, V _DD has a voltage higher than that of V _{DD -delay} , so that the voltage of the node N2 is relatively low so that the differential amplifier 3 outputs a signal having a low voltage level. At this time, the voltage of the node N2 does not turn on the first NMOS transistor NM1. After the rising transition of the power supply voltage is stabilized and the voltage supplied to the system is stabilized, V _DD and V _{DD -delay} are the same. The voltage of the node N2 has a constant voltage level by the resistance ratio of the NMOS and PMOS transistors of the differential amplifier 3. Therefore, the NMOS transistor NM1 is turned on by the voltage of the node N2 to discharge the voltage of the node N1 to the ground voltage. Since the voltage of the node N1 is rapidly discharged through the NMOS transistor NM1. When the threshold voltage V _L of the inverter INV1 is lower than or equal to the threshold voltage V _L , the output of the inverter INV1 becomes 'high', which causes the power-on reset signal POR to be 'low'. Low, the output of the inverter FB-INV becomes 'high', turning on the NMOS transistor NM2 and simultaneously turning off the PMOS transistor PM of the differential amplifier 3 so that the differential amplifier 3 is turned on. This action causes a single 'high' level pulse to reset the system. After the power-on reset signal POR is output, the voltage of the node N1 becomes 'low' by the NMOS transistor NM1, so the power-on reset signal POR has a 'low' again. In this case, the NMOS transistor NM2 may be turned on when the power-on reset signal POR is 'low' to remove power noise introduced into the node N1.

이상에서 설명한 바와 같이, 본 발명에 의한 파워 온 리셋 회로는 방전수단를 병렬연결된 두 개의 스위칭소자로 구성하여 각 스위칭소자를 피드백 인버터와 차동증폭기로 각각 온/오프 제어하므로써, 초기 전원전압 입력시에는 방전수단를 단선(Off)시켜, 전원전압의 상승 천이시간(transition time)이 길어지더라도 안정적으로 파워 온 리셋 펄스를 발생시킬 수 있는 장점이 있으며 또한, 파워 온 리셋 펄스 발생 후, 시스템 동작중에는 방전수단를 접지와 단락시켜, 전원전압에 전력잡음(power noise)이 유입되더라도 전원전압의 변화에 민감하게 반응하지 않도록하여 불필요한 파워 온 리셋 펄스를 발생에 의한 시스템 오동작을 방지하는 효과가 있다.As described above, the power-on reset circuit according to the present invention consists of two switching elements connected in parallel to each other, so that each switching element is controlled on / off by a feedback inverter and a differential amplifier. By disconnecting the means, it is possible to stably generate a power-on reset pulse even if the power supply voltage rise transition time becomes long.In addition, after the power-on reset pulse is generated, the discharge means is grounded. In this case, the power supply voltage is prevented from reacting sensitively to the change of the power supply voltage even when power noise is introduced into the power supply voltage, thereby preventing a system malfunction caused by generating an unnecessary power-on reset pulse.

Claims

In the power-on reset circuit,

Delay means for receiving the first power supply voltage and generating a second power supply voltage delayed for a predetermined time;

A capacitor connected between the first power supply voltage and a first node;

Pulse generating means for receiving a signal of the first node and generating a power-on reset signal delayed for a predetermined time;

Inverting means for inverting and outputting the power-on reset signal; and discharging the voltage of the first node to a ground voltage when the signal output from the inverting means has a first voltage level, wherein the first node is discharged through the capacitor. First switching means for discharging less than the amount of current supplied to the;

A differential amplifier for generating a signal obtained by differentially amplifying the first power supply voltage and the second power supply voltage when the signal output from the inverting means has a second voltage level, and the first node by an output signal of the differential amplifier. And a second switching means for discharging the voltage to ground voltage and discharging more than the amount of current supplied through the capacitor to the first node.

The method of claim 1,

And said pulse generating means comprises two inverters connected in series.

The method of claim 1,

The first voltage level is 'logic high',

And the second voltage level is 'logic low'.

The method of claim 1,

And said first and second switching means comprise an NMOS transistor.