KR100762842B1 - An initializing system in a semiconductor memory device - Google Patents
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Abstract
반도체 메모리 장치의 초기화 시스템이 제공된다. 본 발명에 의한 초기화 시스템은 공급전원의 전위 레벨에 대한 N(N≥3)개의 상태를 검출하는 공급전위 검출부와, 상기 공급전위 검출부로부터의 N개의 상태 중 소정 상태에서 상기 반도체 메모리 장치의 소정 노드에 중간전위를 인가하고, 다른 소정 상태에서 상기 노드에 최종 전위를 인가하는 전위 인가부를 구비하는 것을 특징으로 한다. 본 발명에 의하면, 전원이 공급되는 경우는 물론이고, 전원이 차단되는 경우에도 반도체 메모리 장치의 주요 노드에 바람직한 중간전위를 강제 인가함으로써 반도체 메모리 장치가 안정되게 동작하도록 할 수 있다. An initialization system of a semiconductor memory device is provided. An initialization system according to the present invention includes a supply potential detection unit for detecting N (N≥3) states for a potential level of a supply power supply, and a predetermined node of the semiconductor memory device in a predetermined state among N states from the supply potential detection unit. And a potential applying portion for applying an intermediate potential to the node and applying a final potential to the node in another predetermined state. According to the present invention, the semiconductor memory device can be stably operated by forcibly applying the desired intermediate potential to the main node of the semiconductor memory device as well as when the power is supplied and even when the power is cut off.
파워업 회로, 중간전위, 최종전위, 반도체 메모리 장치, 초기화, VPP, VBBPower-up circuit, intermediate potential, final potential, semiconductor memory device, initialization, VPP, VBB
Description
도 1은 종래의 파워업 회로에 포함되는 전위 감지기의 예를 도시한 도면.1 illustrates an example of a potential detector included in a conventional power-up circuit.
도 2는 종래 초기화 시스템의 신호 타이밍도.2 is a signal timing diagram of a conventional initialization system.
도 3은 본 발명에 의한 초기화 시스템의 블록도.3 is a block diagram of an initialization system according to the present invention.
도 4는 본 발명의 일 실시예에 따라 VBB, VPP를 초기화하는 시스템의 회로도.4 is a circuit diagram of a system for initializing VBB and VPP in accordance with one embodiment of the present invention.
도 5는 도 4의 회로에서의 신호 타이밍도.5 is a signal timing diagram in the circuit of FIG. 4;
본 발명은 반도체 메모리 장치의 초기화 시스템에 관한 것으로, 특히 전원이 공급 및 차단되는 모두의 경우에서 반도체 메모리 장치 내의 주요 노드들이 바람직한 중간전위를 갖도록 하여 반도체 메모리 장치가 전체적으로 안정적으로 동작하도록 하는 반도체 메모리 장치의 초기화 시스템에 관한 것이다. BACKGROUND OF THE
디램(DRAM)에서 공급되는 전원이 점차 전위를 높여가서 원하는 전위에 도달하여 안정될 때까지는 디램 회로 내부의 각 부분의 전위가 어떻게 될지 알 수 없 다. 따라서 회로를 안정적으로 동작시키기 위해서는 전원이 공급되기 시작하여 어느 정도(보통 문턱전압의 2배)의 전위 이상이 되었을 때, 이 상태를 알리는 파워업(power-up) 신호를 생성하고, 이 파워업 신호를 디램 회로 내 각 부분에 알리는 방법을 일반적으로 사용한다. 이렇게 파워업 신호를 생성하는 회로를 파워업 회로라고 한다. It is not known what the potential of each part of the DRAM circuit will be until the power supplied from the DRAM gradually increases to reach the desired potential and stabilizes. Therefore, in order to operate the circuit stably, when the power starts to be supplied and becomes above a certain level (usually twice the threshold voltage), a power-up signal indicating this state is generated and this power-up is generated. In general, a method of informing a signal to each part of the DRAM circuit is generally used. The circuit that generates the power-up signal is called a power-up circuit.
파워업 회로에 의해 파워업 신호가 생성되어 디램 회로 내 각 부분에 전달되면, 디램 회로 내 각 부분은 파워업 신호가 바뀌는 것을 감지하여 각 전위를 초기화함으로써 오동작을 예방하도록 설계되어 있다. 이 때 초기화에 민감한 부분 중 하나가 디램 내에서 쓰이는 특수한 전위, 예를 들어 기판 바이어스 전압(VBB), 트랜지스터의 임계전압 손실을 보충하기 위하여 디램 회로 내에서 널리 이용되는 고전압(VPP) 등을 생성하는 특수전위 생성부이다. 특수전위 생성부를 초기화할 때는 파워업 신호를 감지한 후, 각 노드의 전위를 특정값(중간전위)으로 강제 인가하고, 그 뒤 소정 시간이 경과하면 전위 생성회로에 의해 생성된 최종전위를 인가한다. 예를 들어, VBB 펌프의 경우 VBB가 인가되어야 하는 노드에 먼저 중간전위로서 0V를 강제 인가한 뒤, 최종적으로 펌프 회로에 의해 -1V를 인가한다. 이를 위해서는 파워업 신호의 변화를 감지한 후에도 2가지의 상태를 내부에서 지정할 수 있어야 한다. 따라서 시간 지연에 의해 상태 전이를 자동적으로 수행하도록 하는 방법을 일반적으로 사용한다. When a power-up signal is generated by the power-up circuit and transmitted to each part of the DRAM circuit, each part of the DRAM circuit is designed to detect a change in the power-up signal and initialize each potential to prevent a malfunction. At this time, one of the initialization sensitive parts generates a special potential used in the DRAM, for example, a substrate bias voltage (VBB), and a high voltage (VPP) widely used in the DRAM circuit to compensate for the threshold voltage loss of the transistor. Special potential generator. When initializing the special potential generating unit, after detecting the power-up signal, the potential of each node is forcibly applied to a specific value (intermediate potential), and after a predetermined time, the final potential generated by the potential generating circuit is applied. . For example, in the case of a VBB pump, 0 V is forcibly applied to the node to which VBB is to be applied first as an intermediate potential, and finally -1 V is applied by the pump circuit. To do this, two states must be internally specified after detecting a change in the power-up signal. Therefore, it is generally used to automatically perform the state transition by time delay.
도 1은 종래의 파워업 회로에 포함되는 전위 감지기의 예를 도시한 도면으로서, 도1a는 파워업 신호를 생성하는 전위 감지기의 회로도이며, 도 1b는 회로의 동 작을 설명하는 입출력 신호의 파형도이다. 도 1a에 도시되어 있는 전위 감지기는 3개의 저항(R1, R2, R3)과, 1개의 NMOS 트랜지스터와, 하나의 인버터(INV)로 이루어진다. 도 1a에서 VDD는 공급되는 전원전위이고, GND는 접지전위이며, PWR_UP는 파워업 신호이다. 도 1a의 회로에서 VDD가 특정 기준전위 이상이 되면 출력단의 파워업 신호(PWR_UP)는 논리 1을, VDD가 특정 기준전위 미만일 때는 논리 0을 출력한다. 저항(R1)과 저항(R2)간의 저항값의 비율을 조정함으로써 기준전위를 조절할 수 있다. 1 is a diagram showing an example of a potential detector included in a conventional power-up circuit, where FIG. 1A is a circuit diagram of a potential detector for generating a power-up signal, and FIG. 1B is a waveform diagram of an input / output signal for explaining the operation of the circuit. to be. The potential detector shown in FIG. 1A is composed of three resistors R1, R2, R3, one NMOS transistor, and one inverter INV. In FIG. 1A, VDD is a power supply potential to be supplied, GND is a ground potential, and PWR_UP is a power-up signal. In the circuit of FIG. 1A, when the VDD becomes equal to or greater than a specific reference potential, the power-up signal PWR_UP of the output
도 2는 1개의 기준전위만을 이용하는 종래 초기화 시스템의 신호 타이밍도이다. 도 2에 도시되어 있는 바와 같이, VDD가 소정 전위 이상으로 상승하면 파워업 신호(PWR_UP)는 로우 레벨에서 하이 레벨로 상승한다. 이러한 파워업 신호의 상승 시점에서 VBB는 0V로, VPP는 VDD로 강제 인가되고, 소정 시간 후에 VBB는 -1V로, VPP는 원래의 VPP로 인가된다. 중간전위 인가 시점과 최종전위 인가 시점간의 시간차는 전술한 바와 같이 파워업 신호의 상승 에지에서 시간 지연으로 펄스를 형성함으로써 만들어진다. 2 is a signal timing diagram of a conventional initialization system using only one reference potential. As shown in FIG. 2, when VDD rises above a predetermined potential, the power-up signal PWR_UP rises from a low level to a high level. At the time when the power-up signal rises, VBB is forced to 0V, VPP is forced to VDD, and after a predetermined time, VBB is applied to -1V and VPP is applied to the original VPP. The time difference between the intermediate potential application time point and the final potential application time point is made by forming a pulse with a time delay at the rising edge of the power-up signal as described above.
그런데 이 경우는 전원이 공급되는 경우에는 원하는 결과를 얻을 수 있지만, 전원이 차단되는 경우에는 그 결과를 보장할 수 없다. 따라서 전원이 차단되고 나서 다시 전원이 공급될 때, 초기값이 당초 회로 설계시 고려된 범위를 벗어나는 경우에는 반도체 메모리 장치가 오동작 하거나, 초기화하는데 많은 시간과 전력을 사용해야 하는 문제점이 있었다. In this case, however, the desired result can be obtained when the power is supplied, but the result cannot be guaranteed when the power is cut off. Therefore, when the power is supplied again after the power is cut off, there is a problem that the semiconductor memory device malfunctions or uses a lot of time and power to initialize when the initial value is out of the range considered in the initial circuit design.
따라서 본 발명은 전원이 공급되는 경우는 물론이고, 전원이 차단되는 경우에도 반도체 메모리 장치의 주요 노드에 바람직한 중간전위를 강제 인가함으로써 반도체 메모리 장치가 안정되게 동작할 수 있도록 하는 반도체 메모리 장치의 초기화 시스템을 제공하는 것을 목적으로 한다. Accordingly, the present invention provides an initialization system of a semiconductor memory device that enables a semiconductor memory device to operate stably by forcibly applying a desired intermediate potential to a main node of the semiconductor memory device as well as when power is supplied. The purpose is to provide.
이러한 목적을 달성하기 위하여 종래에 비해 신규하고 진보된 구성을 갖는 본 발명이 제공된다. 본 발명에 의한 반도체 메모리 장치의 초기화 시스템은 공급전원의 전위 레벨에 대한 N(N≥3)개의 상태를 검출하는 공급전위 검출부와, 상기 공급전위 검출부로부터의 N개의 상태 중 소정 상태에서 상기 반도체 메모리 장치의 소정 노드에 중간전위를 인가하고, 다른 소정 상태에서 상기 노드에 최종 전위를 인가하는 전위 인가부를 구비하는 것을 일 특징으로 한다. In order to achieve this object, the present invention has a novel and advanced configuration compared with the prior art. An initialization system of a semiconductor memory device according to the present invention includes a supply potential detector for detecting N (N≥3) states for a potential level of a supply power source, and the semiconductor memory in a predetermined state among N states from the supply potential detector. And a potential applying section for applying an intermediate potential to a predetermined node of the device and applying a final potential to the node in another predetermined state.
상기 공급전위 검출부는 각기 서로 다른 기준전위를 갖는 (N-1)개의 파워업 회로로 이루어진다. 상기 전위 인가부는 상기 중간전위를 생성하는 중간전위 생성회로와, 상기 최종전위를 생성하는 최종전위 생성회로와, 상기 중간전위 인가 상태에서는 상기 중간전위 생성회로의 출력단을 상기 소정 노드에 연결시키고 상기 최종전위 인가 상태에서는 상기 최종전위 생성회로의 출력단을 상기 소정 노드에 연결시키는 스위치회로로 이루어진다. The supply potential detection unit is composed of (N-1) power-up circuits each having a different reference potential. The potential applying unit connects an output terminal of the intermediate potential generation circuit to the predetermined node in the intermediate potential generation circuit for generating the intermediate potential, the final potential generation circuit for generating the final potential, and the intermediate potential application state in the intermediate potential application state. In the potential application state, it consists of a switch circuit which connects the output terminal of the last potential generation circuit to the predetermined node.
상기 전위 인가부에서 중간전위는 1개 또는 2개 이상이다. 상기 소정 노드가 디램에서 VBB가 인가되는 노드인 경우, 상기 중간전위는 0V이다. 상기 소정 노드가 디램에서 VPP가 인가되는 노드인 경우, 상기 중간전위는 VDD이다. In the potential application portion, the intermediate potential is one or two or more. When the predetermined node is a node to which VBB is applied in the DRAM, the intermediate potential is 0V. When the predetermined node is a node to which VPP is applied in the DRAM, the intermediate potential is VDD.
또한 본 발명은 반도체 메모리 장치의 초기화 시스템에 있어서, 각기 서로 다른 기준전위를 갖는 2개의 파워업 회로로 이루어져서 공급전원의 전위 레벨에 대한 3개의 상태를 검출하는 공급전위 검출부와, 상기 반도체 메모리 장치의 소정 노드에 대한 중간전위를 생성하는 중간전위 생성부와, 상기 소정 노드에 대한 최종전위를 생성하는 최종전위 생성부와, 상기 3개의 상태 중 소정 상태에서는 상기 중간전위 생성부의 출력단을 상기 소정 노드에 연결시키고 다른 소정 상태에서는 상기 최종전위 생성부의 출력단을 상기 소정 노드에 연결시키는 스위치부를 구비하는 것을 다른 특징으로 한다. In addition, the present invention provides an initialization system for a semiconductor memory device, comprising: a supply potential detector configured to consist of two power-up circuits having different reference potentials to detect three states of potential levels of a supply power source; An intermediate potential generation unit for generating an intermediate potential for a predetermined node, a final potential generation unit for generating a final potential for the predetermined node, and an output end of the intermediate potential generation unit in the predetermined state among the three states; And a switch unit for connecting the output terminal of the final potential generating unit to the predetermined node in another predetermined state.
종래와 같이 파워업 신호가 공급전원전위가 기준전위 보다 높은가 또는 낮은가의 2가지 상태만을 가리킬 수 있다면, 내부의 특수전위 생성부에서도 2가지 상태만을 오갈 수 있고, 이에 따라 선택할 수 있는 동작의 폭이 좁아진다고 할 수 있다. 그러나 본 발명에서와 같은 구성을 통하여 서로 다른 2개 이상의 기준전위를 감지할 수 있다면 특수전위 생성부에서 각 노드의 전위를 초기화하는데 3가지 이상의 상태를 이용하여 보다 자유롭게 제어할 수 있으므로, 종래에 비해 보다 안정된 초기화가 가능하다. 이를 통해 전원이 차단되었다가 바로 전원이 재공급되는 경우에서도 반도체 메모리 장치의 동작을 보다 안정화시킬 수 있게 된다. If the power-up signal can indicate only two states, such as whether the supply power potential is higher or lower than the reference potential as in the prior art, the internal special potential generating unit can only switch between the two states, and thus the width of the operation can be selected. It can be said to be narrower. However, if two or more different reference potentials can be detected through the same configuration as in the present invention, since the special potential generation unit can more freely control using three or more states to initialize the potential of each node, More stable initialization is possible. As a result, even when the power is cut off and the power is supplied again, the operation of the semiconductor memory device may be more stabilized.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; In the drawings, the same reference numerals are used to refer to the same or similar components and signals for the sake of consistency of description.
도 3은 본 발명에 의한 초기화 시스템의 블록도이다. 도 3에 도시되어 있는 바와 같이, 본 발명에 의한 초기화 시스템(300)은 공급전위 검출부(301)와 전위 인가부(303)로 이루어진다. 종래는 1개의 파워업 신호가 사용되었던 것에 비해, 본 발명에서는 N개의 파워업 신호를 사용함으로써 공급전위 레벨에 대한 (N+1)개의 상태를 지정할 수 있다. 3 is a block diagram of an initialization system according to the present invention. As shown in FIG. 3, the
도 3에서 공급전위 검출부(301)는 각기 서로 다른 기준전위를 갖는 N개의 파워업 회로(PUC1, PUC2 …PUCN)로 이루어진다. 파워업 회로의 구체적인 구성은 도 1에 도시되어 있는 바와 같다. 전술한 바와 같이, 도 1에서 저항(R1)과 저항(R2)간의 저항값의 비율을 조정함으로써 검출할 수 있는 기준전위의 레벨을 변경한다. 파워업 회로(PUC1)는 기준전위가 V1이고, 파워업 회로(PUC2)는 기준전위가 V2이며, 파워업 회로(PUCN)는 기전전위가 VN이다. 이러한 N개의 파워업 신호를 이용하여 공급전위 검출부(301)는 공급전원의 전위 레벨에 대한 (N+1)개의 상태를 지정할 수 있다. In FIG. 3, the supply
전위 인가부(303)는 도 3에 도시되어 있는 바와 같이, 반도체 메모리 장치의 소정 노드에 인가할 중간전위를 생성하는 중간전위 생성회로(305)와, 최종전위를 생성하는 최종전위 생성회로(309)와, 소정 상태에서는 중간전위 생성회로(305)의 출력단을 소정 노드에 연결시키고 다른 소정 상태에서는 최종전위 생성회로(309)의 출력단을 소정 노드에 연결시키는 스위치 회로(307)로 이루어진다. As shown in FIG. 3, the
반도체 메모리 장치의 어느 노드와 관련하여 중간전위를 어느 상태에서 인가하며, 최종전위는 어느 상태에서 인가할 것인가가 미리 정해져 스위치 회로(307)를 통하여 구성된다. 이 스위치 회로(307)에서 공급전위 검출부(301)로부터 입력된 N 개의 파워업 신호를 이용하여, 현재 공급전원의 전위 레벨이 (N+1)개의 상태 중 어느 상태에 있는가가 판정된다. 이러한 판정 결과, 현재의 공급전원의 상태가 중간전위 인가 상태이면 소정 노드를 중간전위 생성회로(305)의 출력단에 연결시킴으로써, 소정 노드에 중간전위를 인가한다. 그리로 현재의 공급전원의 상태가 최종전위 인가 상태이면 소정 노드를 최종전위 생성회로(309)의 출력단에 연결시킴으로서, 소정 노드에 최종전위를 인가한다. In which state the intermediate potential is applied in relation to which node of the semiconductor memory device, and in which state the final potential is applied is determined in advance and configured through the
전위 인가부(303)에서 중간전위는 1개 또는 2개 이상일 수 있다. 소정 노드가 디램에서 VBB가 인가되는 노드인 경우, 중간전위는 0V인 것이 바람직하다. 소정 노드가 디램에서 VPP가 인가되는 노드인 경우, 중간전위는 VDD인 것이 바람직하다. In the
도 4는 본 발명의 일 실시예에 따른 스위치 회로의 회로도이다. 도 4에 도시된 스위치 회로는 2개의 파워업 신호를 입력으로 받는 경우로서 3가지의 상태를 표현할 수 있다. 파워업 신호(PWR_UP_1)에 대한 기준전압(V1)이 파워업 신호(PWR_UP_2)에 대한 기준전압(V2) 보다 더 높은 전압이라고 가정한다. 현재 공급전원의 전위가 V1 보다 작으나 V2 보다 크면 파워업 신호(PWR_UP_1)는 로우 레벨이나, 파워업 신호(PWR_UP_2)는 하이 레벨이 되므로, 이 경우 PMOS 트랜지스터(MP)와 NMOS 트랜지스터(MN)는 모두 ON 상태가 되어 VPP가 인가되어야 할 노드에는 VDD가 연결되고, VBB가 인가되어야 할 노드에는 접지전압(OV)가 연결된다. 즉, 각 노드에 해당하는 중간전위가 인가된다. 그러나 공급전원의 전위가 더욱 상승하여 V1 보다 커지면 파워업 신호(PWR_UP_1, PWR_UP_2) 모두 하이 레벨이 되므로 PMOS 트랜지스터(MP)와 NMOS 트랜지스터(MN)는 모두 OFF 상태가 되어 각 노드에의 중간전위의 인가가 종료된다. 이러한 구성을 통하여 공급전원이 차단될 때에도 반도체 메모리 장치의 주요 노드에 안정적인 전위를 유지할 수 있다. 이러한 관계가 도 5의 신호 타이밍도에 구체적으로 도시되어 있다.4 is a circuit diagram of a switch circuit according to an embodiment of the present invention. The switch circuit shown in FIG. 4 can express three states as a case of receiving two power-up signals as inputs. It is assumed that the reference voltage V1 for the power-up signal PWR_UP_1 is higher than the reference voltage V2 for the power-up signal PWR_UP_2. If the potential of the current supply is less than V1 but greater than V2, the power-up signal PWR_UP_1 is at a low level, but the power-up signal PWR_UP_2 is at a high level. In this case, both the PMOS transistor MP and the NMOS transistor MN The VDD is connected to the node to which the VPP is to be applied and the ground voltage OV is connected to the node to which the VBB is to be applied. That is, the intermediate potential corresponding to each node is applied. However, when the potential of the power supply rises further and becomes larger than V1, both the power-up signals PWR_UP_1 and PWR_UP_2 become high levels, so that both the PMOS transistor MP and the NMOS transistor MN are turned off to apply an intermediate potential to each node. Is terminated. This configuration can maintain a stable potential at the main node of the semiconductor memory device even when the power supply is cut off. This relationship is illustrated specifically in the signal timing diagram of FIG.
지금까지의 설명은 본 발명의 일 실시예에 관한 것으로서 주로 디램의 특수전위(VPP, VBB)에 대한 것이나, 꼭 디램이나 특수전위에 한정되는 것은 아니다. 전원이 공급되는 일반적인 반도체 메모리 장치의 소정 노드에 대해서도 본 발명을 적용할 수 있다. 또한 당업자들은 본 발명의 범위 안에서 상기 구성에 대한 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.The description so far relates to an embodiment of the present invention, and mainly relates to the special potentials (VPP, VBB) of the DRAM, but is not necessarily limited to the DRAM or the special potential. The present invention can also be applied to a predetermined node of a general semiconductor memory device to which power is supplied. It should also be noted by those skilled in the art that various modifications or variations can be made in the above constructions within the scope of the invention. The scope of the invention is defined in principle by the claims that follow.
본 발명에 의하면, 전원이 공급되는 경우는 물론이고, 전원이 차단되는 경우에도 반도체 메모리 장치의 주요 노드에 바람직한 중간전위를 강제 인가함으로써 반도체 메모리 장치가 안정되게 동작하도록 할 수 있다. According to the present invention, the semiconductor memory device can be stably operated by forcibly applying the desired intermediate potential to the main node of the semiconductor memory device as well as when the power is supplied and even when the power is cut off.
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