KR19980075712A - Reference voltage generation circuit of semiconductor memory device - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 기준전압 발생회로를 공개한다. 그 회로는 내부 기준전압을 발생하는 내부 기준전압 발생수단, 외부의 핀, 상기 핀으로 부터의 외부 기준전압이 인가되는 패드, 상기 내부 기준전압을 출력 기준전압으로 발생할 것인지 상기 외부 기준전압을 상기 출력 기준전압으로 발생할 것인지를 판단하여 제어신호를 발생하는 제어수단, 및 상기 제어수단으로 부터의 제어신호에 응답하여 상기 내부 및 외부 기준전압을 선택하여 상기 출력 기준전압으로 출력하기 위한 스위칭 수단으로 구성되어 있다. 따라서, 입력 기준전압이 칩의 내부에서 발생하는지 외부에서 발생하는지에 따라 적절한 출력 기준전압을 발생할 수 있다.The present invention discloses a reference voltage generation circuit of a semiconductor memory device. The circuit outputs the internal reference voltage generating means for generating an internal reference voltage, an external pin, a pad to which an external reference voltage from the pin is applied, and whether the internal reference voltage is generated as an output reference voltage. Control means for generating a control signal by determining whether to generate a reference voltage, and switching means for selecting the internal and external reference voltage in response to the control signal from the control means for outputting to the output reference voltage have. Therefore, an appropriate output reference voltage can be generated depending on whether the input reference voltage is generated inside or outside the chip.

Description

반도체 메모리 장치의 기준전압 발생회로Reference voltage generation circuit of semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 기준전압 발생회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a reference voltage generating circuit of a semiconductor memory device.

다양한 옵션(option)을 가진 반도체 메모리 제품을 설계함에 있어서 설계 효율, 즉 생산성 향상을 달성하기 위해서는 옵션에 의해 제품이 달라지는 시점이 생산 전단계의 후반부에 위치할수록 좋다. 즉, 동일한 16M용량의 메모리 제품일지하도 입/출력 핀의 수가 4개냐, 8개냐에 따라서 4M1*4 또는 2M1*8제품으로 결정되므로 수요가 4M1*4나 2M1*8제품중의 어느 한쪽으로 편중되더라도 이에 잘 대응하고 불필요한 제고를 줄일 수 있게 된다. 즉, 웨이퍼상태로 보관하고 있다가 시장 수요 변화에 따라 조립시에 제품사양을 결정하면 되는 것이다. 이때 시장 수요에 대응하는 시간은 웨이퍼를 조립해서 테스트하는 시간만큼이라고 할 수 있겠는데 이를 더 줄이려면 4M1*4 또는 2M1*8제품이냐를 결정하는 단계가 조립이후 또는 검사이후가 되면 된다. 즉, 4M1*4 또는 2M1*8의 제품으로 동작이 모두 검증된 제품이 조립과 테스트까지 된 상태로 보관하였다가 시장 수요변화에 대응하여 칩에 내재한 적절한 조작에 의해서 4M1*4 또는 2M1*8제품으로 결정되고 인쇄되어 출고되면 더욱 효과적이다.In designing a semiconductor memory product having various options, in order to achieve design efficiency, that is, increase in productivity, the point at which the product is changed by the option is better located later in the preproduction stage. In other words, even if a memory product with the same 16M capacity is determined as 4M1 * 4 or 2M1 * 8 products according to 4 or 8 pins, demand is biased toward 4M1 * 4 or 2M1 * 8 products. Even if it does, it can respond well and reduce unnecessary uplift. In other words, the product specification can be determined at the time of assembling according to the change in market demand after keeping in wafer state. The time to respond to market demand is as much as the time to assemble and test the wafer. To further reduce this, the step of determining whether the product is a 4M1 * 4 or 2M1 * 8 product is after assembly or after inspection. In other words, 4M1 * 4 or 2M1 * 8 products that have been verified for operation are stored in assembled and tested state, and then 4M1 * 4 or 2M1 * 8 by appropriate operation in the chip in response to changes in market demand. It is more effective if it is determined as a product and printed and shipped.

이와같이 설계하기 위해서는 옵션 사양을 결정하는 칩내의 적절한 조작에 대한 기술이 필요하고 이 기술은 옵션 사양이 어떤 것이냐에 따라 그 구성이나 특성이 달라지게 된다.This design requires a description of the proper operation within the chip that determines the option specification, and the technology will vary in configuration and characteristics depending on the option specification.

본 발명의 목적은 입력 기준전압이 칩의 내부에서 발생하는지 외부에서 발생하는지에 따라 적절한 출력 기준전압을 발생할 수 있는 반도체 메모리 장치의 기준전압 발생회로를 제공하는데 있다.An object of the present invention is to provide a reference voltage generating circuit of a semiconductor memory device capable of generating an appropriate output reference voltage depending on whether an input reference voltage is generated inside or outside of a chip.

이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 기준전압 발생회로는 기준전압을 발생하는 내부 기준전압 발생수단, 외부의 핀, 상기 핀으로 부터의 외부 기준전압이 인가되는 패드, 상기 내부 기준전압을 출력 기준전압으로 발생할 것인지 상기 외부 기준전압을 상기 출력 기준전압으로 발생할 것인지를 판단하여 제어신호를 발생하는 제어수단, 및 상기 제어수단으로 부터의 제어신호에 응답하여 상기 내부 및 외부 기준전압을 선택하여 상기 출력 기준전압으로 출력하기 위한 스위칭 수단을 구비한 것을 특징으로 한다.The reference voltage generating circuit of the semiconductor memory device of the present invention for achieving the above object includes an internal reference voltage generating means for generating a reference voltage, an external pin, a pad to which an external reference voltage from the pin is applied, and the internal reference. A control means for generating a control signal by determining whether a voltage is generated as an output reference voltage or the external reference voltage as the output reference voltage, and the internal and external reference voltages in response to a control signal from the control means. And switching means for selecting and outputting the output reference voltage.

도1은 본 발명의 반도체 메모리 장치의 기준전압 발생회로의 블럭도이다.1 is a block diagram of a reference voltage generation circuit of a semiconductor memory device of the present invention.

도2는 본 발명의 일실시예의 스위칭 회로의 회로도이다.2 is a circuit diagram of a switching circuit of one embodiment of the present invention.

도3은 본 발명의 다른 실시예의 스위칭 회로의 회로도이다.3 is a circuit diagram of a switching circuit of another embodiment of the present invention.

도4는 본 발명의 제어회로의 일실시예의 동작 흐름도이다.4 is an operation flowchart of an embodiment of the control circuit of the present invention.

도5는 도4에 나타낸 동작의 타이밍도이다.5 is a timing diagram of the operation shown in FIG.

도6은 본 발명의 제어회로의 다른 실시예의 동작 흐름도이다.6 is an operation flowchart of another embodiment of the control circuit of the present invention.

이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 기준전압 발생회로를 설명하면 다음과 같다.Hereinafter, a reference voltage generation circuit of a semiconductor memory device of the present invention will be described with reference to the accompanying drawings.

본 발명은 칩에 내재한 적절한 조작에 관한 것으로 그 조작은 메모리 칩과 메모리 제어기 또는 기타 칩사이의 인터페이싱 프로토콜(interfacing protocol)에 관한 옵션사양을 결정하는 것이다. 인터페이싱 프로토콜은 종래의 LVTTL외에 고주파 영역용으로 표준화된 SSTL의 두가지가 있고 동일한 2M1*8제품일지라도 SSTL/LVTTL제품으로 구분되어지는데 이를 패키지이후에 결정하기 위해서는 입력의 하이/로우레벨을 구분하는 기준전압을 내부에서 발생하는냐(LVTTL), 외부에서 공급하느냐(SSTL)하는 스위칭문제가 해결되어야 한다.The present invention relates to a proper operation inherent in a chip, the operation of which is to determine an option for an interfacing protocol between a memory chip and a memory controller or other chip. In addition to the conventional LVTTL, there are two kinds of interfacing protocols, SSTL standardized for the high frequency range, and even the same 2M1 * 8 products are classified as SSTL / LVTTL products. The problem of switching internally (LVTTL) or externally (SSTL) must be solved.

도1은 본 발명의 반도체 메모리 장치의 기준전압 발생회로의 블럭도로서, 내부 기준전압 발생회로(10), 스위칭 회로(12), 제어회로(14), 및 외부 기준전압 발생패드(16)을 구비한 칩(20), 및 외부 핀(30)으로 구성되어 있다.1 is a block diagram of a reference voltage generating circuit of a semiconductor memory device of the present invention, wherein an internal reference voltage generating circuit 10, a switching circuit 12, a control circuit 14, and an external reference voltage generating pad 16 are shown. The chip 20 and the external pin 30 are provided.

내부 기준전압 발생회로(10)는 내부 기준전압(Vrefint)을 발생한다. 패드(16)는 외부 핀(30)으로 부터 인가되는 외부 기준전압(Vrefext)을 발생한다. 제어회로(12)는 내부 기준전압(Vrefint)를 기준전압(Vref)로 발생하기 위한 신호(LVTTL) 및 외부 기준전압(Vrefext)을 기준전압(Vref)로 발생하기 위한 신호(SSTL)를 발생할 것인지를 결정한다. 스위칭 회로(12)는 제어회로(12)로 부터의 제어신호(SSTL/LVTTL)에 응답하여 내부 및 외부 기준전압을 선택하여 기준전압(Vref)으로 출력한다. 도1에 나타낸 것처럼, 패키지 후에 제어회로(12)의 결정에 의해 기준전압을 발생하는 것이기 때문에 패드(16)는 외부의 기준전압 입력 핀(30)과 연결되어 있다.The internal reference voltage generator 10 generates an internal reference voltage Vrefint. The pad 16 generates an external reference voltage Vrefext applied from the external pin 30. The control circuit 12 generates a signal LVTTL for generating the internal reference voltage Vrefint as the reference voltage Vref and a signal SSTL for generating the external reference voltage Vrefext as the reference voltage Vref. Determine. The switching circuit 12 selects internal and external reference voltages in response to the control signals SSTL / LVTTL from the control circuit 12 and outputs the internal and external reference voltages as the reference voltage Vref. As shown in Fig. 1, since the reference voltage is generated by the determination of the control circuit 12 after the package, the pad 16 is connected to an external reference voltage input pin 30.

도2는 본 발명의 일실시예의 스위칭 회로의 회로도로서, 제어신호(SSTL/LVTTL)를 반전하는 인버터들(40, 42), 인버터(40)의 출력신호에 응답하여 내부 기준전압(Vrefint)을 기준전압(Vref)으로 발생하기 위한 NMOS트랜지스터(44), 직렬 연결되고 인버터(42)의 출력신호 및 제어신호(SSTL/LVTTL)에 각각 응답하여 외부 기준전압(Vrefext)을 기준전압(Vref)으로 발생하기 위한 PMOS트랜지스터(48)와 NMOS트랜지스터(46)로 구성되어 있다.FIG. 2 is a circuit diagram of a switching circuit of an embodiment of the present invention, in which inverters 40 and 42 invert the control signal SSTL / LVTTL, and an internal reference voltage Vrefint in response to an output signal of the inverter 40. FIG. An NMOS transistor 44 for generating a reference voltage Vref is connected in series and an external reference voltage Vrefext is converted into a reference voltage Vref in response to an output signal and a control signal SSTL / LVTTL of the inverter 42, respectively. It is composed of a PMOS transistor 48 and an NMOS transistor 46 for generating.

제어신호(SSTL)이 하이레벨이고 (LVTTL)이 로우레벨인 경우에는 NMOS트랜지스터(44)가 온되어 내부 기준전압(Vrefint)이 기준전압(Vref)으로 출력되고 NMOS트랜지스터(46) 및 PMOS트랜지스터(48)는 오프된다. 제어신호(SSTL)이 로우레벨이고 (LVTTL)이 하이레벨인 경우에는 PMOS트랜지스터(48) 및 NMOS트랜지스터(46)가 온되어 외부 기준전압(Vrefext)이 기준전압(Vref)으로 출력되고 NMOS트랜지스터(44)는 오프된다. PMOS트랜지스터(48)와 NMOS트랜지스터(46)를 직렬로 연결해서 내부 기준전압(Vrefint)을 기준전압(Vref)로 출력하는 경우에는 사용하지 않는 핀에 어떤 레벨이 가해지더라도 안전하게 차단하기 위함이다. 즉, 외부 기준전압 입력 핀(30)에 전원전압(VCC)보다 VTP(PMOS트랜지스터(48)의 문턱전압)만큼 높은 전압이 인가되어 이 전압이 PMOS트랜지스터(48)을 통과하더라도 NMOS트랜지스터(46)는 통과하지 못하도록 한다는 것이다. 외부 기준전압을 기준전압으로 발생하는 SSTL의 경우에는 외부 기준전압(Vref)이 VSS+VTN(NMOS트랜지스터(46)의 문턱전압)보다 크거나 VCC-VTP보다 작으면 트랜지스터들을 통하여 기준전압(Vref)으로 전송된다.When the control signal SSTL is high level and LVTTL is low level, the NMOS transistor 44 is turned on so that the internal reference voltage Vrefint is output as the reference voltage Vref, and the NMOS transistor 46 and the PMOS transistor ( 48) is off. When the control signal SSTL is low level and LVTTL is high level, the PMOS transistor 48 and the NMOS transistor 46 are turned on so that the external reference voltage Vrefext is output as the reference voltage Vref and the NMOS transistor ( 44 is off. When the PMOS transistor 48 and the NMOS transistor 46 are connected in series to output the internal reference voltage Vrefint as the reference voltage Vref, this is to safely cut off any level applied to the unused pin. That is, a voltage higher by VTP (threshold voltage of the PMOS transistor 48) than the power supply voltage VCC is applied to the external reference voltage input pin 30 so that the NMOS transistor 46 may pass through the PMOS transistor 48. Means not to pass. In case of SSTL which generates an external reference voltage as a reference voltage, if the external reference voltage Vref is greater than VSS + VTN (threshold voltage of the NMOS transistor 46) or less than VCC-VTP, the reference voltage Vref is provided through the transistors. Is sent to.

도3은 본 발명의 다른 실시예의 스위칭 회로의 회로도로서, 제어신호(SSTL/LVTTL)를 반전하기 위한 인버터(50), 인버터(50)의 출력신호에 응답하여 내부 기준전압(Vrefint)을 기준전압(Vref)으로 출력하기 위한 NMOS트랜지스터(52), 직렬 연결되고 제어신호(SSTL/LVTTL) 및 인버터(50)의 출력신호에 각각 응답하여 외부 기준전압(Vrefext)을 기준전압(Vref)으로 출력하기 위한 NMOS트랜지스터(56) 및 PMOS트랜지스터(54)로 구성되어 있다.3 is a circuit diagram of a switching circuit according to another embodiment of the present invention, in which an inverter 50 for inverting a control signal SSTL / LVTTL and an internal reference voltage Vrefint are applied in response to an output signal of the inverter 50. Outputting an external reference voltage Vrefext as a reference voltage Vref in response to an NMOS transistor 52 for outputting as (Vref), connected in series and outputting a control signal (SSTL / LVTTL) and an output signal of the inverter 50, respectively. And an NMOS transistor 56 and a PMOS transistor 54.

도3의 경우도 NMOS트랜지스터(56)와 PMOS트랜지스터(54)를 직렬로 연결하여 구성하였는데 그 이유는 외부 기준전압 입력 핀(30)에 NMOS트랜지스터(56)의 문턱전압이상의 전압이 가해져 NMOS트랜지스터(56)가 온되는 경우에도 PMOS트랜지스터(54)는 통과하지 못하도록 하기 위함이다. 그래서, 내부 기준전압(Vrefint)이 NMOS트랜지스터(52)를 통하여 기준전압(Vref)으로 발생될 때 외부 기준전압(Vrefext)이 완전하게 차단될 수 있다.In the case of FIG. 3, the NMOS transistor 56 and the PMOS transistor 54 are connected in series, and the reason is that an external reference voltage input pin 30 is applied with a voltage greater than or equal to the threshold voltage of the NMOS transistor 56 so that the NMOS transistor ( Even if 56 is turned on, the PMOS transistor 54 does not pass. Thus, when the internal reference voltage Vrefint is generated as the reference voltage Vref through the NMOS transistor 52, the external reference voltage Vrefext may be completely blocked.

도4는 본 발명의 제어회로의 일실시예의 동작 흐름도로서, 제어회로(14)가 패키지 이후에 제어신호(SSTL/LVTTL)를 발생하는 방법을 나타내는 것이다. 파워 업 검출기(미도시)에 의해서 파워 업 상태인지를 판단한다(제100단계). 만일 파워 업상태가 아니면 동작을 종료하고 파워 업 상태이면 클럭신호가 하이레벨 상태인지를 판단한다(제110단계). 만일 클럭신호가 하이레벨 상태이면 외부 전원전압(Vrefext)을 기준전압으로 발생하기 위하여 신호(SSTL)을 설정한다(제120단계). 만일 클럭신호가 로우레벨 상태이면 내부 전원전압(Vrefint)을 기준전압으로 발생하기 위하여 신호(LVTTL)을 설정한다(제130단계).Fig. 4 is an operational flowchart of one embodiment of the control circuit of the present invention, showing how the control circuit 14 generates the control signals SSTL / LVTTL after package. The power-up detector (not shown) determines whether the power-up state (step 100). If it is not in the power-up state, the operation is terminated, and if it is in the power-up state, it is determined whether the clock signal is in the high level state (step 110). If the clock signal is in the high level state, the signal SSTL is set to generate the external power supply voltage Vrefext as the reference voltage (step 120). If the clock signal is at the low level, the signal LVTTL is set to generate the internal power supply voltage Vrefint as the reference voltage (step 130).

도4의 흐름도에서는 클럭신호의 상태를 판단하였으나, 어드레스 핀이나 명령 입력 핀의 초기상태를 사용할 수도 있다. 즉, 파워 업시에 특정 어드레스 핀의 초기치가 로우레벨이면 신호(LVTTL)을 설정하고, 초기치가 하이레벨이면 신호(SSTL)을 설정하는 방법으로 판단할 수도 있다.Although the state of the clock signal is determined in the flowchart of FIG. 4, the initial state of the address pin or the command input pin may be used. That is, the signal LVTTL may be set when the initial value of the specific address pin is low level at power-up, and the signal SSTL may be set when the initial value is high level.

도5는 도4에 나타낸 동작을 타이밍도로 나타낸 것으로, 가로축은 시간(t)을 세로축은 전압(V)을 각각 나타낸다. (a)는 파워 신호, (b)는 파워 업 검출기의 출력신호, (c) 및 (d)는 클럭신호를 각각 나타내는 것이다. 파워가 인가되면 전압이 곧바로 상승하는 것이 아니고 (a)에 나타낸 것처럼 서서히 전압(VCC)로 상승한다. 파워 업 검출기는 파워 신호의 레벨을 검출하여 (b)에 나타낸 파형을 발생한다. 클럭신호가 (c)에 나타낸 것과 같이 하이레벨이면 제어회로는 신호(SSTL)로 설정하고, 클럭신호가 (d)에 나타낸 것과 같이 로우레벨이면 제어회로는 신호(LVTTL)로 설정한다.FIG. 5 shows the operation shown in FIG. 4 in a timing diagram, in which the horizontal axis represents time t and the vertical axis represents voltage V, respectively. (a) is a power signal, (b) is an output signal of a power-up detector, and (c) and (d) are clock signals, respectively. When power is applied, the voltage does not rise immediately but gradually rises to the voltage VCC as shown in (a). The power up detector detects the level of the power signal and generates the waveform shown in (b). If the clock signal is high level as shown in (c), the control circuit sets the signal SSTL. If the clock signal is low level as shown in (d), the control circuit sets the signal LVTTL.

도6은 본 발명의 제어회로의 다른 실시예의 동작 흐름도로서, 제어회로는 먼저 원하는 타이밍인지를 판단한다(제200단계). 그 타이밍이 WCBR타이밍이라고 하면, 제어신호들()이 각각 로우레벨인지를 판단하면 된다. 만일 이 타이밍을 만족하지 않으면 종료하고 만족하면 특정 어드레스의 상태가 하이레벨인지 로우레벨인지를 판단한다(제210단계). 만일 하이레벨이면 신호(SSTL)을 설정한다(제220단계). 반대로 로우레벨이면 신호(LVTTL)을 설정한다(제230단계).6 is an operation flowchart of another embodiment of the control circuit of the present invention, in which the control circuit first determines whether it is a desired timing (step 200). If the timing is WCBR timing, the control signals ( You can determine if each is low level. If the timing is not satisfied, the process ends and if it is satisfied, it is determined whether the state of the specific address is high level or low level (step 210). If the signal is high level, the signal SSTL is set (step 220). On the contrary, if the signal is low level, the signal LVTTL is set (step 230).

도4 및 도6에 나타낸 방법으로 제어회로는 스위칭 회로로 인가되는 제어신호를 발생하게 된다.In the method shown in Figs. 4 and 6, the control circuit generates a control signal applied to the switching circuit.

또 다른 방법으로는 도시하지는 않았지만 제어신호들(SSTL, LVTTL)중의 어느 하나로 고정시킬 경우에는 전기적인 퓨즈(fuse)를 사용할 수도 있다.Although not shown as an alternative method, an electric fuse may be used to fix one of the control signals SSTL and LVTTL.

따라서, 본 발명의 기준전압 발생회로는 제어회로의 제어에 의해 기준전압이 내부에서 발생되든 외부에서 공급되든 적절한 기준전압을 다음 단의 회로로 제공할 수 있다.Therefore, the reference voltage generating circuit of the present invention can provide an appropriate reference voltage to the circuit of the next stage, whether the reference voltage is generated internally or supplied externally by the control of the control circuit.

따라서, 본 발명의 반도체 메모리 장치의 기준전압 발생회로는 패키지 후에 혹은 테스트 후에 입력 기준전압이 칩의 내부에서 발생하는지 외부에서 발생하는지에 따라 적절한 출력 기준전압을 발생할 수 있다.Therefore, the reference voltage generating circuit of the semiconductor memory device of the present invention can generate an appropriate output reference voltage depending on whether the input reference voltage is generated inside or outside the chip after the package or the test.

Claims (7)

내부 기준전압을 발생하는 내부 기준전압 발생수단; 외부의 핀; 상기 핀으로 부터의 외부 기준전압이 인가되는 패드; 상기 내부 기준전압을 출력 기준전압으로 발생할 것인지 상기 외부 기준전압을 상기 출력 기준전압으로 발생할 것인지를 판단하여 제어신호를 발생하는 제어수단; 및 상기 제어수단으로 부터의 제어신호에 응답하여 상기 내부 및 외부 기준전압을 선택하여 상기 출력 기준전압으로 출력하기 위한 스위칭 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.Internal reference voltage generating means for generating an internal reference voltage; External pins; A pad to which an external reference voltage from the pin is applied; Control means for generating a control signal by determining whether to generate the internal reference voltage as the output reference voltage or the external reference voltage as the output reference voltage; And switching means for selecting the internal and external reference voltages to output the output reference voltages in response to a control signal from the control means. 제1항에 있어서, 상기 스위칭 수단은 상기 제어신호를 반전하는 제1, 2인버터들; 상기 제1인버터의 출력신호에 응답하여 상기 내부 기준전압을 상기 출력 기준전압으로 발생하기 위한 제1NMOS트랜지스터; 및 직렬 연결되고 상기 제2인버터의 출력신호 및 상기 제어신호에 각각 응답하여 상기 외부 기준전압을 상기 기준전압으로 발생하기 위한 PMOS트랜지스터와 제2NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.2. The apparatus of claim 1, wherein the switching means comprises: first and second inverters for inverting the control signal; A first NMOS transistor for generating the internal reference voltage as the output reference voltage in response to an output signal of the first inverter; And a PMOS transistor and a second NMOS transistor connected in series and generating the external reference voltage as the reference voltage in response to the output signal and the control signal of the second inverter, respectively. Generating circuit. 제1항에 있어서, 상기 스위칭 수단은 상기 제어신호를 반전하기 위한 인버터; 상기 인버터의 출력신호에 응답하여 상기 내부 기준전압을 상기 출력 기준전압으로 출력하기 위한 제1NMOS트랜지스터; 및 직렬 연결되고 상기 제어신호 및 상기 인버터의 출력신호에 각각 응답하여 상기 외부 기준전압을 상기 출력 기준전압으로 출력하기 위한 제2NMOS트랜지스터와 PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.2. The apparatus of claim 1, wherein the switching means comprises: an inverter for inverting the control signal; A first NMOS transistor for outputting the internal reference voltage as the output reference voltage in response to an output signal of the inverter; And a second NMOS transistor and a PMOS transistor configured to be connected in series and to output the external reference voltage as the output reference voltage in response to the control signal and the output signal of the inverter, respectively. Circuit. 제1항에 있어서, 상기 제어수단은 파워 업상태이고 클럭신호가 제1상태이면 상기 제어신호를 제1상태로 설정하고 상기 파워 업상태이고 상기 클럭신호가 제2상태이면 상기 제어신호를 제2상태로 설정하는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.2. The control apparatus of claim 1, wherein the control means is set to a first state when the power-up state and the clock signal are in a first state, and the second control signal is set when the power-up state and the clock signal are in the second state. A reference voltage generation circuit of a semiconductor memory device, characterized in that set to a state. 제4항에 있어서, 상기 제어수단은 파워 업상태이고 특정 어드레스 핀의 상태가 제1상태이면 상기 제어신호를 제1상태로 설정하고 상기 파워 업상태이고 상기 특정 어드레스 핀의 상태가 제2상태이면 상기 제어신호를 제2상태로 설정하는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.The method of claim 4, wherein when the control means is in a power-up state and the state of the specific address pin is in the first state, the control signal is set in the first state and the power-up state is in the second state. And setting the control signal to a second state. 제4항에 있어서, 상기 제어수단은 파워 업상태이고 특정 명령 입력 핀의 상태가 제1상태이면 상기 제어신호를 제1상태로 설정하고 상기 파워 업상태이고 상기 특정 명령 입력 핀의 상태가 제2상태이면 상기 제어신호를 제2상태로 설정하는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.The method according to claim 4, wherein the control means is in a power-up state and the state of the specific command input pin is in a first state, and the control signal is set in the first state and the power-up state is in a second state. And setting the control signal to a second state if the state is a state. 제1항에 있어서, 상기 제어수단은 특정 타이밍이고 특정 어드레스 핀의 상태가 제1상태이면 상기 제어신호를 제1상태로 설정하고 상기 특정 타이밍이고 상기 특정 어드레스 핀의 상태가 제2상태이면 상기 제어신호를 제2상태로 설정하는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.2. The control apparatus according to claim 1, wherein the control means has a specific timing and sets the control signal to the first state if the state of the specific address pin is the first state and the control if the state of the specific timing and the second address pin is the second state. A reference voltage generation circuit of a semiconductor memory device, characterized in that the signal is set to a second state.
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