JP3602216B2 - Semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、駆動能力を増幅するためのバッファ回路を備えた半導体装置に関する。
【0002】
【従来の技術】
図2(A)に示す如く、半導体チップ10の内部回路11の周部にはI/Oバッファ回路12が形成されている。図1(B)は、I/Oバッファ回路12内の出力バッファ回路20を示す。
半導体チップ10に流れる電流のうち大きいのは、駆動能力が比較的大きいI/Oバッファ回路12内の出力バッファ回路20に流れる電流である。ノイズ低減のために、半導体チップ10内ではI/Oバッファ回路12内のグランド線と内部回路11内のグランド線とが独立しているが、両グランド線とも同一の外部端子に接続されているので、両グランド線の電位は互いに影響する。また、回路素子の微細化により電源電圧が低下されて、ノイズマージンが狭くなってきている。
【0003】
【発明が解決しようとする課題】
このようなことと、半導体集積回路の高集積化及び多機能化に伴ってI/Oバッファ回路12の出力ビット数が増加していることから、出力バッファ回路20のpMISトランジスタ21をオフにした状態でnMISトランジスタ22をオンしたときに、電源供給線としてのグランド線GNDのレベルが変動して、誤動作の原因となる。この問題はグランド線GNDの幅を広くすることにより改善されるが、配線の高密度化により制限される。
【0004】
本発明の目的は、このような問題点に鑑み、簡単な構成で電源供給線の電位変動を低減することができる半導体装置を提供することにある。
【0005】
【課題を解決するための手段及びその作用効果】
本発明では、第1電位を有する第1電源供給線と該第1電位より低い第2電位を有する第2電源供給線との間に接続され、その出力端と該第1電源供給線との間に接続された第1スイッチ素子と該出力端と該第2電源供給線との間に接続された第2スイッチ素子とを備えたバッファ回路と、
該バッファ回路の出力端と、該第1電位より低い第3電位を有する第3電源供給線との間に接続された第3スイッチ素子と、
該バッファ回路の入力信号レベルの1方向変化に応答して該バッファ回路の出力が該第1電位に略等しい電位から該第2電位に略等しい電位へ遷移するときに、該1方向変化を検出して、該第2スイッチ素子がオンに遷移する期間の少なくとも一部の期間において該第3スイッチ素子をオンにするためのパルスを該第3スイッチ素子の制御入力端に供給するエッジ検出回路とを有する。
【0006】
本発明によれば、バッファ回路の出力が高レベルから低レベルへ遷移するときにバッファ回路のみならず第3スイッチ素子を介して第3電源供給線へ電流が流れるので、第2電源供給線の電位変動を低減することができ、さらに、バッファ回路の出力が高レベルから低レベルへ遷移するのを高速化することができる。
【0008】
本発明の一態様では、
上記バッファ回路は、外部端子に信号を出力するCMIS出力バッファ回路であり、上記第2スイッチ素子はソースが上記第2電源供給線に接続されドレインが該バッファ回路の出力端に接続されたnMISトランジスタであり、
該第2電源供給線はグランド線であり、
上記第3スイッチ素子はpMISトランジスタであり、
上記エッジ検出回路は、該CMIS出力バッファ回路の該nMISトランジスタのゲートに供給される信号の立ち上がりエッジを検出してパルスを出力する。
【0009】
【発明の実施の形態】
以下、図面に基づいて本発明の一実施形態を説明する。
図1(A)は、図2のI/Oバッファ回路12内に配置されている回路の一部を示す。
出力バッファ回路20は、pMISトランジスタ21及びnMISトランジスタ22のドレインが出力端23に接続され、pMISトランジスタ21及びnMISトランジスタ22のソースがそれぞれ電源配線VDD及びグランド線GNDに接続され、pMISトランジスタ21及びnMISトランジスタ22のゲートがそれぞれ入力端24及び25に接続されている。入力端24及び25に供給される信号をそれぞれS1及びS2とし、出力端23から取り出される信号をS3とする。
【0010】
一方、CMISトランジスタ30のpウエル31には、pウエル31とnウエル32とのpn接合に逆電圧を印加するためのバックバイアス供給線VBBが接続されている。バックバイアス供給線VBBの電位は、例えば−2Vである。
出力バッファ回路20の出力端23とpウエル31との間には、pMISトランジスタ40が接続されている。
【0011】
立ち上がり検出回路50は、信号S2の立ち上がりを検出してpMISトランジスタ40のゲートに正パルスを供給するためのものであり、インバータ51と、ナンドゲート52とを備えている。ナンドゲート52の一方の入力端には入力端25がインバータ51を介して接続され、ナンドゲート52の他方の入力端には入力端24が直接接続されている。ナンドゲート52の出力端は、pMISトランジスタ40のゲートに接続されている。インバータ51及びナンドゲート52の出力信号をそれぞれS4及びS5とする。
【0012】
次に、上記の如く構成された回路の動作を説明する。
最初、信号S1及びS3〜S5が高レベル、信号S2が低レベルになっているとする。
この状態で、信号S2が高レベルに遷移すると、nMISトランジスタ22がオンになり、また、インバータ51の信号伝播遅延時間だけ遅れて信号S4が低レベルに遷移する。信号S5は、信号S2の立ち上がりから信号S4の立ち下がりまでの負パルスとなる。信号S5のパルス期間において、pMISトランジスタ40のゲートが低レベルになり、nMISトランジスタ22と同時にpMISトランジスタ40がオンになる。
【0013】
nMISトランジスタ22がオンに遷移する際、外部回路から出力端23及びnMISトランジスタ22を通りグランド線GNDへ電流が流れて、信号S3が低レベルへの遷移を開始し、これと同時に、pMISトランジスタ40がオンに遷移する際、外部回路から出力端23、pMISトランジスタ40及びpウエル31を通りバックバイアス供給線VBBへ電流が流れ、信号S3の低レベルへの遷移が加速される。信号S3の電位が0Vになる前にpMISトランジスタ40がオフとなるようにインバータ51の設計パラメータが定められている。pMISトランジスタ40がオフになった後は、nMISトランジスタ22のオンにより信号S3が0Vになる。
【0014】
このようにして、nMISトランジスタ22に流れる電流が低減され、グランド線GNDの電位変動が低減される。さらに、pMISトランジスタ40を備えない場合よりも信号S3の立ち下がりが急になり、高速動作が可能となる。
信号S5のパルス期間が上記のように短いので、グランド線GNDが0V以下に変動するのが防止される。また、pウエル31へ電流が流れることによりバックバイアス供給線VBBが多少変動するが、バックバイアス供給線VBBによりpウエル31とnウエル32とのpn接合に逆方向電圧が加わればよいので、問題はない。さらに、pMISトランジスタ40のドレインを、pウエル31を介しバックバイアス供給線VBBに接続しているので、pウエル31が電荷のバッファとして機能し、バックバイアス電源回路を大型化する必要がなくなる。また、nMISトランジスタ22及びpMISトランジスタ40が同時にオンになったとき、バックバイアス供給線VBBの電位がグランド線GNDのそれより低いので、nMISトランジスタ22より小サイズのpMISトランジスタ40を用いればよく、これにより、pMISトランジスタ40を駆動するナンドゲート52及びインバータ51を小サイズにすることができる。
【0015】
なお、本発明には外にも種々の変形例が含まれる。例えば、立ち上がり検出回路50は同一機能を有する他の論理回路で構成してもよい。また、インバータ51の信号伝播遅延時間との関係で、入力端25とnMISトランジスタ22のゲートとの間に非反転ゲートを接続して、信号S3の電位が0Vになる前にpMISトランジスタ40がオフになるようにしてもよい。
【図面の簡単な説明】
【図1】本発明の一実施形態の半導体装置出力部の回路図及びその動作を示す波形図である。
【図2】従来技術の問題点説明図である。
【符号の説明】
10 半導体チップ
11 内部回路
12 I/Oバッファ回路
20 出力バッファ回路
21、40 pMISトランジスタ
22 nMISトランジスタ
30 CMISトランジスタ
31 pウエル
32 nウエル
50 立ち上がり検出回路
51 インバータ
52 ナンドゲート[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device provided with a buffer circuit for amplifying a driving capability.
[0002]
[Prior art]
As shown in FIG. 2A, an I / O buffer circuit 12 is formed around the internal circuit 11 of the semiconductor chip 10. FIG. 1B shows an output buffer circuit 20 in the I / O buffer circuit 12.
Among the currents flowing through the semiconductor chip 10, a large current is a current flowing through the output buffer circuit 20 in the I / O buffer circuit 12 having a relatively large driving capability. In order to reduce noise, the ground line in the I / O buffer circuit 12 and the ground line in the internal circuit 11 are independent in the semiconductor chip 10, but both ground lines are connected to the same external terminal. Therefore, the potentials of both ground lines affect each other. In addition, the power supply voltage is reduced due to the miniaturization of circuit elements, and the noise margin is becoming narrower.
[0003]
[Problems to be solved by the invention]
Since the number of output bits of the I / O buffer circuit 12 has increased due to the above and the high integration and multifunctionality of the semiconductor integrated circuit, the pMIS transistor 21 of the output buffer circuit 20 has been turned off. When the nMIS transistor 22 is turned on in this state, the level of the ground line GND as a power supply line fluctuates, causing a malfunction. This problem is improved by increasing the width of the ground line GND, but is limited by the increase in wiring density.
[0004]
An object of the present invention is to provide a semiconductor device capable of reducing a potential variation of a power supply line with a simple configuration in view of such a problem.
[0005]
Means for Solving the Problems and Their Effects
According to the present invention, the first power supply line connected between the first power supply line having the first potential and the second power supply line having the second potential lower than the first potential is connected between the output terminal and the first power supply line. A buffer circuit comprising: a first switch element connected therebetween; and a second switch element connected between the output terminal and the second power supply line ;
A third switch element connected between an output terminal of the buffer circuit and a third power supply line having a third potential lower than the first potential;
The one-way change is detected when the output of the buffer circuit transitions from a potential substantially equal to the first potential to a potential substantially equal to the second potential in response to a one-way change in the input signal level of the buffer circuit. to an edge detection circuit to the control input of the third switch element a pulse for turning on the third switching element at least part of the period of time that the second switching element is changed to oN Having.
[0006]
According to the present invention, when the output of the buffer circuit transitions from the high level to the low level, a current flows not only to the buffer circuit but also to the third power supply line via the third switch element. Potential fluctuation can be reduced, and the transition of the output of the buffer circuit from a high level to a low level can be accelerated .
[0008]
In one aspect of the invention,
The buffer circuit is a CMIS output buffer circuit that outputs a signal to an external terminal, and the second switch element is an nMIS transistor having a source connected to the second power supply line and a drain connected to an output terminal of the buffer circuit. And
The second power supply line is a ground line,
The third switch element is a pMIS transistor,
The edge detection circuit detects a rising edge of a signal supplied to the gate of the nMIS transistor of the CMIS output buffer circuit and outputs a pulse.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
FIG. 1A shows a part of a circuit arranged in the I / O buffer circuit 12 of FIG.
In the output buffer circuit 20, the drains of the pMIS transistor 21 and the nMIS transistor 22 are connected to the output terminal 23, the sources of the pMIS transistor 21 and the nMIS transistor 22 are connected to the power supply line VDD and the ground line GND, respectively, and the pMIS transistor 21 and the nMIS transistor The gate of the transistor 22 is connected to the input terminals 24 and 25, respectively. The signals supplied to the input terminals 24 and 25 are S1 and S2, respectively, and the signal extracted from the output terminal 23 is S3.
[0010]
On the other hand, a back bias supply line VBB for applying a reverse voltage to a pn junction between the p well 31 and the n well 32 is connected to the p well 31 of the CMIS transistor 30. The potential of the back bias supply line VBB is, for example, -2V.
A pMIS transistor 40 is connected between the output terminal 23 of the output buffer circuit 20 and the p-well 31.
[0011]
Rising edge detection circuit 50 is for supplying a positive pulse by detecting a rising edge of the signal S2 to the gate of the pMIS transistor 40, an inverter 51, a NAND gate 52. One input terminal of the NAND gate 52 inputs 25 is connected via an inverter 51, the input terminal 24 is directly connected to the other input terminal of the NAND gate 52. The output terminal of the NAND gate 52 is connected to the gate of the pMIS transistor 40. The output signal of inverter 51 and NAND gate 52, respectively S4 and S5.
[0012]
Next, the operation of the circuit configured as described above will be described.
First, it is assumed that the signals S1 and S3 to S5 are at a high level and the signal S2 is at a low level.
In this state, when the signal S2 transitions to a high level, the nMIS transistor 22 turns on, and the signal S4 transitions to a low level with a delay of the signal propagation delay time of the inverter 51. The signal S5 is a negative pulse from the rise of the signal S2 to the fall of the signal S4. During the pulse period of the signal S5, the gate of the pMIS transistor 40 goes low , and the pMIS transistor 40 is turned on simultaneously with the nMIS transistor 22.
[0013]
When the nMIS transistor 22 is turned on, a current flows from the external circuit to the ground line GND through the output terminal 23 and the nMIS transistor 22, and the signal S3 starts to transition to the low level, and at the same time, the pMIS transistor 40 Is turned on, a current flows from the external circuit to the back bias supply line VBB through the output terminal 23, the pMIS transistor 40, and the p-well 31, and the transition of the signal S3 to a low level is accelerated. The design parameters of the inverter 51 are determined so that the pMIS transistor 40 is turned off before the potential of the signal S3 becomes 0V. After the pMIS transistor 40 is turned off, the signal S3 becomes 0 V when the nMIS transistor 22 is turned on.
[0014]
Thus, the current flowing through the nMIS transistor 22 is reduced, and the fluctuation in the potential of the ground line GND is reduced. Furthermore, the fall of the signal S3 becomes steeper than in the case where the pMIS transistor 40 is not provided, and high-speed operation becomes possible.
Since the pulse period of the signal S5 is short as described above, the fluctuation of the ground line GND to 0 V or less is prevented. Also, the back bias supply line VBB fluctuates to some extent due to the current flowing to the p well 31, but there is a problem since the reverse bias voltage may be applied to the pn junction between the p well 31 and the n well 32 by the back bias supply line VBB. There is no. Further, since the drain of the pMIS transistor 40 is connected to the back bias supply line VBB via the p-well 31, the p-well 31 functions as a charge buffer, and it is not necessary to increase the size of the back bias power supply circuit. Further, when the n MIS transistor 22 and the pMIS transistor 40 are simultaneously turned on, the potential of the back bias supply line VBB is lower than that of the ground line GND, so that the pMIS transistor 40 smaller than the n MIS transistor 22 may be used. This makes it possible to the NAND gate 52 and an inverter 51 for driving the pMIS transistor 40 to a small size.
[0015]
The present invention also includes various modified examples. For example, the rise detection circuit 50 may be configured by another logic circuit having the same function. Further, a non-inverting gate is connected between the input terminal 25 and the gate of the nMIS transistor 22 so that the pMIS transistor 40 is turned off before the potential of the signal S3 becomes 0 V in relation to the signal propagation delay time of the inverter 51. May be used.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of an output unit of a semiconductor device according to an embodiment of the present invention, and a waveform diagram illustrating an operation thereof.
FIG. 2 is an explanatory diagram of a problem in the related art.
[Explanation of symbols]
10 semiconductor chip 11 internal circuit 12 I / O buffer circuit 20 the output buffer circuit 21,40 pMIS transistor 22 nMIS transistor 30 CMIS transistor 31 p-well 32 n-well 50 rise detecting circuit 51 inverter 52 NAND gates
Claims (7)
該バッファ回路の出力端と、該第1電位より低い第3電位を有する第3電源供給線との間に接続された第3スイッチ素子と、
該バッファ回路の入力信号レベルの1方向変化に応答して該バッファ回路の出力が該第1電位に略等しい電位から該第2電位に略等しい電位へ遷移するときに、該1方向変化を検出して、該第2スイッチ素子がオンに遷移する期間の少なくとも一部の期間において該第3スイッチ素子をオンにするためのパルスを該第3スイッチ素子の制御入力端に供給するエッジ検出回路と
を有することを特徴とする半導体装置。It is connected between a first power supply line having a first potential and a second power supply line having a second potential lower than the first potential, and is connected between an output end thereof and the first power supply line. A buffer circuit comprising: a first switch element connected to the output terminal; and a second switch element connected between the output terminal and the second power supply line .
A third switch element connected between an output terminal of the buffer circuit and a third power supply line having a third potential lower than the first potential;
The one-way change is detected when the output of the buffer circuit transitions from a potential substantially equal to the first potential to a potential substantially equal to the second potential in response to a one-way change in the input signal level of the buffer circuit. to an edge detection circuit to the control input of the third switch element a pulse for turning on the third switching element at least part of the period of time that the second switching element is changed to oN A semiconductor device comprising:
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