KR19990057894A - 반도체 소자의 금속배선 형성 방법 - Google Patents
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Abstract
본 발명은 구리 금속막의 매립 불량을 극복할 수 있는 반도체 소자의 금속배선 형성 방법에 관한 것으로써, 금속 콘택홀을 형성하는 제1단계; 표면반응지배 반응을 이용한 240℃를 넘지 않는 온도에서 저압화학기상증착법으로 제1금속막을 형성하는 제2단계; 및 상기 제1금속막 상부에 물질전달지배 반응을 이용한 240℃를 넘는 온도에서 저압화학기상증착법으로 제2금속막을 형성하는 제3단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 미세 콘택홀에 매립특성이 우수하며 전도성이 우수한 구리 금속 배선 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 금속배선을 형성하기 위해서는 금속배선이 형성될 하부 도전층을 노출시키기 위해 층간절연막을 선택적으로 식각하여 금속 콘택홀을 형성한 다음, 이 콘택홀을 통해 증착되는 금속이 하부 도전층에 콘택 되도록 하여야 한다. 때문에 금속은 콘택홀 내부를 충분히 매립할 수 있어야 한다. 한편, 소자가 더 고집적화됨에 따라 콘택홀 역시 미세해져 일반적으로 스퍼터링에 의해 증착되는 금속막은 이 콘택홀을 충분히 매립하지 못하는 실정이다.
종래의 구리를 사용한 금속 배선 공정을 간략하게 설명하면 다음과 같다.
우선, 소정 공정이 완료된 하부층 상부에 전도막을 형성하고, 그 상부에 층간절연막을 형성한다. 그리고, 층간절연막을 선택식각하여 하부 전도막을 노출시키는 콘택홀을 형성한다. 이어서, 구리 금속과 전도막과의 상호 확산을 방지하는 장벽금속막을 형성한다.
이어서, 배선용 구리를 증착하는데, 화학기상증착에 의한 구리는 장벽금속층과 접합이 불량하기 때문에, 스퍼터링 방법으로 구리 금속막을 전체 구조 상부에 형성한다.
그러나 콘택홀의 폭이 0.25㎛ 이하의 초고집적 소자에서는 이러한 스퍼터링 방법에 의한 구리 금속막이 매립 불량 문제를 야기시키므로, 결과적으로 콘택 저항을 증가시켜 소자특성을 악화시킨다.
따라서, 이러한 문제점을 극복할 수 있는 반도체 소자의 구리 금속 배선 형성 방법의 개발이 필요하게 되었다.
전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 하부 전도막과 콘택되는 구리 금속막을 형성하기 위하여 미세 콘택홀에 구리 금속막을 매립할 때, 콘택홀에 매립되는 구리 금속막의 층덮힘과 접착력을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하고자 함을 그 목적으로 한다.
도1a 내지 도1d는 본 발명의 일실시예에 따른 금속 배선 형성 방법을 나타내는 공정 단면도.
* 도면의 주요 부분에 대한 간단한 설명
11 : 실리콘 기판 12 : 층간절연막
13 : 장벽금속막의 Ti/TiN막 14 : 콘택홀
15 : 핵층 16 : 제1구리금속막
17 : 제2구리금속막
상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 소자의 금속 배선 형성 방법은, 금속 콘택홀을 형성하는 제1단계; 표면반응지배 반응을 이용한 240℃를 넘지 않는 온도에서 저압화학기상증착법으로 제1금속막을 형성하는 제2단계; 및 상기 제1금속막 상부에 물질전달지배 반응을 이용한 240℃를 넘는 온도에서 저압화학기상증착법으로 제2금속막을 형성하는 제3단계를 포함하여 이루어진다.
참고로, 증착공정은 증착속도에 따라 물질전달지배(mass flow control)반응과 표면반응지배(surface reaction control)반응으로 구분되는데, 표면에서의 증착반응속도가 표면으로의 반응물질 전달 속도보다 클 경우에 전체 증착반응의 속도는 반응물질 전달 속도에 의하여 제어되며, 이를 물질전달지배(mass flow control) 반응이라 하고, 이러한 물질전달지배 반응은 고온에서 이루어진다. 다음으로, 반응물질이 표면에 도착하는 속도가 표면에서의 증착반응 속도보다 클 경우에 전체반응의 속도는 표면의 증착반응 속도에 의하여 제어되며, 이를 표면반응지배(surface reaction control)반응이라 하고, 이러한 표면반응 지배 반응은 저온에서 이루어진다.
본 발명은, 저온의 열처리 공정으로 이루어지는 표면반응지배 반응의 제어를 받아 콘택홀 측면 및 바닥에 형성되는 제1금속막과, 고온의 열처리공정으로 이루어지는 물질전달 지배반응의 제어를 받아 제1금속막을 종결정으로 하여 그 상부에 형성되는 제2금속막을 형성함으로써 매립특성이 우수한 구리금속막을 얻을 수 있고, 이에 따라 저항이 감소된 구리금속막을 사용한 콘택을 형성할 수 있다.
바람직하게 본 발명에서 구리금속막을 증착하기 위하여 다음과 같은 증착 소스를 사용한다. 즉, 일반적인 구리 증착을 위한 증착 소스로 (hexafluoroacetylacetonate: 이하 hfac라 함)Cu(TetraMethylVynyleSilane: 이하 TMVS라 함)을 사용한다. 이러한 (Hhfc)Cu(TMVS)의 화학식은 C10H13CuF6O2Si로 표현되며 이는 액상으로 구성된다. 이러한 액상의 (hfac)Cu(TMVS)를 공정 챔버로 펌핑(pumping)하여 베이퍼 상태로 상태 변환된 (hfac)Cu(TMVS)는 수소 및 아르곤 가스를 캐리어 가스로 하여 구리 금속막 형성 공정에 사용된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도1a 내지 도1d는 본 발명의 일실시예에 따른 구리 금속 배선 형성 방법을 나타내는 공정 단면도이다.
먼저, 도1a에 도시된 바와 같이, 소정 공정(소자분리막, 워드라인, 비트라인 및 커패시터)이 완료된 하부층을 포함하는 실리콘 기판(11)상부에 층간절연막(12)을 형성하고, 선택적 식각공정을 진행하여 실리콘 기판(11)을 노출시키는 콘택홀(14)을 형성한다. 그리고, 전체 구조 상부에 Ti/TiN막(13)을 장벽금속막으로 형성한다.
다음으로, 도1b에 도시된 바와 같이, 기형성된 Ti/TiN막(13) 표면을 아르곤 또는 수소 가스와 같은 불활성 가스 분위기로 플라즈마 처리한다. 이러한 플라즈마 처리는 Ti/TiN막(13)상부에 형성되는 자연산화막을 제거하고, Ti/TiN막(13) 표면을 거칠게 함으로써, 이후에 형성되는 구리금속막의 접착 특성을 향상시키고 또한 후속으로 형성되는 구리 핵의 형성 위치를 고르게 확보하기 위해서 진행된다. 이어서, 반응 챔버 내로 구리의 증착반응 소스를 플로우시켜 PECVD(plasma enhanced CVD) 방법으로 상기 실리콘 기판(11) 상부에 구리핵층(15)을 형성한다.
다음으로, 도1c에 도시된 바와 같이, 반응 챔버 내로 구리의 증착 반응 소스를 플로우시켜 플라즈마를 사용하지 않는 LPCVD(low pressure CVD) 방법을 사용하고, 240℃ 이하의 저온에서 기형성된 핵층(15)을 사용하는 제1구리금속막(16)을 형성한다.
여기서 LPCVD 방법은 PECVD 방법 보다 단차피복성이 우수한 증착 특성을 나타내는 방법으로 제1구리금속막(16)은 200Å의 두께로 형성 되도록 한다. 여기서 240℃ 이하의 저온에서 증착하는 이유는 낮은 온도에서 이루어지는 표면반응지배 반응에 제어 받아 제1구리금속막(16)이 핵층(15)으로부터 잘 성장되도록 하기 위함이다.
다음으로, 도1d에 도시된 바와 같이, LPCVD 방법으로 240℃ 이상에서 증착 소스를 플로우시켜 제1구리금속막(16) 상부에 제2구리금속막(17)을 형성한다. 이러한 제2구리금속막(17)은 물질전달지배 반응에 의해 제1구리금속막(16)의 증착 속도 보다 빠른 증착 속도로 형성된다.
전술한 바와 같은 모든 공정은 구리를 사용하는 구리금속 배선 공정뿐만 아니라 경우에 따라, 알루미늄, 금, 은, 텅스텐 등의 금속막을 사용하는 금속배선 공정에서도 사용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 접착력과 층덮힘이 우수한 구리 금속 배선을 형성하여, 소자 특성 향상과 신뢰성을 확보할 수 있다.
Claims (4)
- 금속 콘택홀을 형성하는 제1단계;표면반응지배 반응을 이용한 240℃를 넘지 않는 온도에서 저압화학기상증착법으로 제1금속막을 형성하는 제2단계; 및상기 제1금속막 상부에 물질전달지배 반응을 이용한 240℃를 넘는 온도에서 저압화학기상증착법으로 제2금속막을 형성하는 제3단계를 포함하여 이루어지는 반도체 소자의 금속 배선 형성 방법.
- 제1항에 있어서,상기 제1단계 후 플라즈마 화학기상증착법으로 금속핵을 형성하는 제4단계를 더 포함하여 이루어지는 반도체 소자의 금속 배선 형성 방법.
- 제1항에 있어서,상기 제1단계후,상기 콘택홀이 형성된 전체 구조 상부에 Ti/TiN막을 형성하는 제5단계;상기 Ti/TiN막 표면을 불활성 가스 분위기에서 플라즈마 처리하는 제6단계를 더 포함하여 이루어지는 반도체 소자의 금속 배선 형성 방법.
- 제1항에 있어서,상기 제1 및 제2금속막은구리, 텅스텐, 알루미늄, 은, 금 중 어느 하나인 반도체 소자의 금속 배선 형성 방법.
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| KR1019970077973A KR19990057894A (ko) | 1997-12-30 | 1997-12-30 | 반도체 소자의 금속배선 형성 방법 |
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| KR1019970077973A KR19990057894A (ko) | 1997-12-30 | 1997-12-30 | 반도체 소자의 금속배선 형성 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100479519B1 (ko) * | 2001-03-27 | 2005-03-30 | 샤프 가부시키가이샤 | 고접착성 구리 박막을 금속 질화물 기판 상에 증착시키는방법 |
-
1997
- 1997-12-30 KR KR1019970077973A patent/KR19990057894A/ko not_active Application Discontinuation
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| KR100479519B1 (ko) * | 2001-03-27 | 2005-03-30 | 샤프 가부시키가이샤 | 고접착성 구리 박막을 금속 질화물 기판 상에 증착시키는방법 |
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