KR19990050130A - 반도체 디바이스의 금속배선 형성방법 - Google Patents

Abstract

본 발명은 금속 배선 내에서 보이드의 발생을 억제할 수 있는 반도체 디바이스의 금속 배선 형성방법을 제공한다.

본 발명에 따른 반도체 디바이스의 금속 배선은, 도전막 패턴이 구비된 반도체 기판 상에 층간 절연막 및 배선용 금속막을 순차적으로 형성하고, 배선용 금속막과 층간절연막을 도전막 패턴이 노출되도록 식각하여 콘택홀을 형성한다. 그런 다음, 콘택홀 표면 및 배선용 금속막 상에 배리어 금속막을 형성하고, 콘택홀에 플러그를 형성한. 그리고 나서, 배선용 금속막 상의 배리어 금속막을 제거하고, 플러그 양 측의 배선용 금속막을 패터닝한다.

Description

반도체 디바이스의 금속 배선 형성방법

본 발명은 반도체 디바이스의 제조방법에 관한 것으로, 특히 플러그를 이용한 반도체 디바이스의 금속 배선 형성방법에 관한 것이다.

반도체 디바이스가 고집적화에 따라, 콘택홀의 크기가 감소되고, 확산영역의 깊이도 얕아지게 됨으로서, 배선의 콘택저항은 증대되고, 접합이 파괴되는 문제가 발생되고 있다. 또한, 디바이스의 미세화는 가로 방향의 길이 축소가 주된 것이기 때문에, 표면 단차의 어스펙트비가 증대한다. 따라서, 알루미늄막의 스퍼터링에 의해 형성되는 금속 배선막의 피복력이 약화되어 배선 단락의 문제를 일으키기 되어, 디바이스의 신뢰성을 저하시킨다.

이에 대하여 종래에는 배선의 저항을 감소시켜 디바이스의 동작 속도를 향상시키면서 어스펙트 비의 증가에 따른 배선 불량을 방지하기 위하여, 콘택홀 내부에 내화성 금속막을 매립시켜 플러그를 형성하고, 이 플러그를 통하여 상부 배선과 하부 배선이 연결되도록 배선을 형성하였다.

도 1은 상기한 플러그를 이용한 종래의 반도체 디바이스의 금속 배선 구조를 나타낸 단면도로서, 도 1을 참조하여 그의 형성방법을 설명한다.

우선, 도전막 패턴(11)이 구비된 반도체 기판(10) 상에 층간절연을 위한 절연막(12)을 형성하고, 절연막(12)을 도전막 패턴(11)이 노출되도록 식각하여, 콘택홀을 형성한다. 상기 콘택홀 표면 및 층간 절연막(12) 상에 배리어 금속막(13)을 형성하고, 상기 콘택홀에 매립되도록 기판 전면에 텅스텐막을 증착한다. 그런 다음, 절연막(12) 상의 배리어 금속막(13)이 노출되도록 상기 텅스텐막을 에치백하여 텅스텐 플러그(14)를 형성한다. 그런 다음, 기판 전면에 알루미늄막을 증착하고 패터닝하여, 텅스텐 플러그(14)를 통하여 도전막 패턴(11)과 연결된 금속 배선(15)을 형성한다.

상기한 바와 같은 금속 배선은 스퍼터링에 의한 금속 배선에 비해 콘택홀 매립 특성이 우수하다. 한편, 텅스텐막은 배리어 메탈 상에 화학기상증착(Chemical Vapor Depoistion)에 의해 형성되는데, 이때 콘택홀의 상부에서 소정의 키홀(key hole)이 발생된다. 이러한 키홀은 에치백 후 더욱더 크기가 커지게 되어, 텅스텐 플러그 상에 금속배선을 형성하게 되면, 도 1에 도시된 바와 같이, 보이드(100)가 생성된다. 이에 따라, 콘택 플러그와 배선이 단선되는 문제가 발생되기도 하고, 이후 진행되는 공정시 보이드(100)를 통한 대기중의 수분침투로 인하여 배선이 부식되는 문제가 발생되어, 결국 반도체 디바이스의 신뢰성이 저하된다.

따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 배선 내부에서 보이드의 발생을 억제할 수 있는 반도체 디바이스의 금속 배선 형성방법을 제공함에 그 목적이 있다.

도 1은 플러그를 이용한 종래의 반도체 디바이스의 금속 배선 구조를 나타낸 단면도.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 디바이스의 금속 배선 형성방법을 설명하기 위한 단면도.

〔도면의 주요 부분에 대한 부호의 설명〕

20 : 반도체 기판 21 : 도전막 패턴

22 : 절연막 23 : 티타늄막

24 : 알루미늄막 25 : ARC 막

26 : 콘택홀 27 : 배리어 금속막

28 : 텅스텐막 28a : 텅스텐 플러그

29 : 배선 100 : 보이드

200 : 키홀

상기 목적을 달성하기 위하여 본 발명에 따른 반도체 디바이스의 금속 배선은, 도전막 패턴이 구비된 반도체 기판 상에 층간 절연막 및 배선용 금속막을 순차적으로 형성하고, 배선용 금속막과 층간절연막을 도전막 패턴이 노출되도록 식각하여 콘택홀을 형성한다. 그런 다음, 콘택홀 표면 및 배선용 금속막 상에 배리어 금속막을 형성하고, 콘택홀에 플러그를 형성한. 그리고 나서, 배선용 금속막 상의 배리어 금속막을 제거하고, 플러그 양 측의 배선용 금속막을 패터닝한다.

여기서, 상기 플러그를 형성하는 단계는 콘택홀에 매립되도록 상기 배리어 금속막 상에 텅스텐막을 형성하는 단계와, 텅스텐막을 배리어 금속막이 노출되도록 전면 식각하는 단계를 포함한다.

또한, 배선용 금속막은 알루미늄막으로 형성한다.

또한, 상기 콘택홀을 형성하는 단계는 상기 배선용 금속막을 식각하는 제 1 식각공정과 상기 층간절연막을 식각하는 제 2 식각공정을 포함한다.

배선용 금속막을 플러그보다 먼저 형성하여, 배선용 금속막이 플러그를 감싸는 구조로 배선을 형성함으로써, 키홀로 인한 보이드의 발생이 억제된다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 디바이스의 금속 배선 형성방법을 설명하기 위한 단면도이다.

도 2a를 참조하면, 도전막 패턴(21)이 구비된 반도체 기판(20) 상에 층간 절연을 위한 절연막(22)과, 이후 형성되는 알루미늄막의 접착특성을 향상시키기 위한 티타늄막(Ti; 23)을 순차적으로 증착한다. 티타늄막(23) 상에 배선용 금속막으로서 알루미늄막(24)을 증착하고, 알루미늄막(24) 상에 이후 진행되는 포토리소그라피 공정시 알루미늄막(24)의 난반사를 방지하기 위하여, ARC(Anti-Reflective Coating)막(25), 바람직하게 티타늄 나이트라이드막(TiN)을 증착한다.

도 2b를 참조하면, ARC막(25) 상에 포토리소그라피로 제 1 마스크 패턴(미도시)을 형성하고, 상기 제 1 마스크 패턴을 식각 마스크로하는 식각공정으로, ARC막(25), 알루미늄막(24), 티타늄막(23), 및 절연막(22)을 도전막 패턴(21)이 노출되도록 식각하여, 콘택홀(26)을 형성한다. 이때, 식각공정은 ARC막(25), 알루미늄막(24), 및 티타늄막(23)과 같은 금속층을 식각하는 제 1 식각공정과, 절연막(22)을 식각하는 제 2 식각공정으로 진행된다. 여기서, 제 1 식각공정은 Cl을 함유한 개스, 바람직하게 Cl₂개스나 BCl₃개스를 이용하여 진행하고, 제 2 식각공정은 F을 함유한 개스를 이용하여 진행한다. 그리고 나서, 공지된 방법으로 상기 제 1 마스크 패턴을 제거한다.

도 2c를 참조하면, 콘택홀(26)의 표면 및 ARC막(25) 상에 티타늄막과 티타늄 나이트라이드막의 적층막으로 이루어진 배리어 금속막(27)을 증착한다. 그런 다음, 배리어 금속막(27) 상에, 배리어 금속막(27)을 시드(seed)로 하여 CVD 방식으로, 콘택홀(26)이 매립되도록, 플러그용 금속막으로서 텅스텐막(28)을 형성한다. 이때, 콘택홀 상부의 텅스텐막(28)에는 소정의 키홀(200)이 발생된다.

도 2d를 참조하면, 텅스텐막(28)을 ARC막(25) 상부의 배리어 금속막(27)이 노출되도록 전면식각하여 텅스텐 플러그(28a)를 형성한 후, ARC막(25) 상부의 배리어 금속막(27)을 식각하여 제거한다. 이때, 텅스텐막(28)의 전면식각은 F을 함유한 개스, 바람직하게 SF₆개스를 이용한 에치백 공정으로 진행하고, 배리어 금속막(27)의 식각은 Cl을 함유한 개스를 이용하여 진행한다. 또한, 상기 텅스텐막(28)의 에치백시, 키홀(200; 도 2c 참조)이 일정 크기만큼 성장되지만, 알루미늄막(24)이 텅스텐 플러그(28a)을 감싸는 구조가 되어, 이후 다층 배선의 형성시, SOG(Spin On Glass)막과 같은 갭필링(gap filling) 특성이 우수한 절연막에 의해 키홀이 채워지기 때문에, 보이드가 발생되지 않는다.

도 2e를 참조하면, 텅스텐 플러그(28a) 및 ARC막(25) 상에 포토리소그라피로 제 2 마스크 패턴(미도시)을 형성한다. 상기 제 2 마스크 패턴을 식각 마스크로 하여, 텅스텐 플러그(28a) 양측의 ARC막(25), 알루미늄막(24), 및 티타늄막(23)을 식각하여, 텅스텐 플러그(28a)의 양 측을 감싸는 구조로 배선(29)이 형성된다. 그리고 나서, 공지된 방법에 의해, 상기 제 2 마스크 패턴이 제거된다.

상기한 본 발명에 의하면, 배선용 알루미늄막을 플러그용 텅스텐막보다 먼저 형성하여, 알루미늄막이 텅스텐 플러그를 감싸는 구조로 배선을 형성함으로써, 키홀로 인한 보이드의 발생이 억제된다. 이에 따라, 보이드로 인해 발생되는 배선의 단선 문제 및 부식 문제가 해결됨으로써, 반도체 디바이스의 신뢰성이 향상된다.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (14)

1. 도전막 패턴이 구비된 반도체 기판 상에 층간 절연막 및 배선용 금속막을 순차적으로 형성하는 단계;

   상기 배선용 금속막과 층간절연막을 상기 도전막 패턴이 노출되도록 식각하여 콘택홀을 형성하는 단계;

   상기 콘택홀 표면 및 배선용 금속막 상에 배리어 금속막을 형성하는 단계;

   상기 콘택홀에 플러그를 형성하는 단계;

   상기 배선용 금속막 상의 배리어 금속막을 제거하는 단계; 및,

   상기 플러그 양 측의 배선용 금속막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.
2. 제 1 항에 있어서, 상기 플러그를 형성하는 단계는 상기 콘택홀에 매립되도록 상기 배리어 금속막 상에 텅스텐막을 형성하는 단계와, 상기 텅스텐막을 상기 배리어 금속막이 노출되도록 전면 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.
3. 제 2 항에 있어서, 상기 전면식각은 F을 함유한 개스를 이용한 에치백 공정으로 진행하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.
4. 제 3 항에 있어서, 상기 F을 함유한 개스는 SF₆개스인 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.
5. 제 1 항에 있어서, 상기 배선용 금속막은 알루미늄막으로 형성하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.
6. 제 5 항에 있어서, 상기 층간절연막과 배선용 금속막을 형성하는 단계에서, 상기 층간절연막과 배선용 금속막과 사이에 티타늄막을 개재하여 형성하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.
7. 제 5 항에 있어서, 상기 배선용 금속막과 층간절연막을 형성하는 단계에서, 상기 배선용 금속막 상에 ARC막을 더 형성하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.
8. 제 7 항에 있어서, 상기 ARC막은 티타늄 나이트라이드막으로 형성하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.
9. 제 5 항에 있어서, 상기 콘택홀을 형성하는 단계는 상기 배선용 금속막을 식각하는 제 1 식각공정과 상기 층간절연막을 식각하는 제 2 식각공정을 포함하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.
10. 제 9 항에 있어서, 상기 제 1 식각공정은 Cl을 함유한 개스를 이용하여 진행하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.
11. 제 10 항에 있어서, 상기 Cl을 함유한 개스는 Cl₂개스 또는 BCl₃개스인 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.
12. 제 9 항에 있어서, 상기 제 2 식각공정은 F을 함유한 개스를 이용하여 진행하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.
13. 제 1 항에 있어서, 상기 배리어 금속막은 티타늄막과 티타늄 나이트라이드막의 적층막으로 형성하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.
14. 제 13 항에 있어서, 상기 배리어 금속막을 제거하는 단계는 Cl을 함유한 개스를 이용한 식각공정으로 진행하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.