KR19990040881A - 시분할 신호의 다중화/역다중화 및 속도 변환 장치 - Google Patents
시분할 신호의 다중화/역다중화 및 속도 변환 장치 Download PDFInfo
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Abstract
본 발명은 시분할 신호의 다중화/역다중화 및 속도 변환 장치에 관한 것으로, 중앙 처리 장치의 로컬 버스 병렬 데이터 라인과 제어 신호를 수신하는 중앙 처리 장치 인터페이스부와; 병렬 데이터와 제어 신호를 이용하여 내부 제어 신호를 발생시키는 제어 레지스터 및 제어 신호 발생부와; 회로팩의 실장 슬롯 위치에 따라 고유값으로 결정되는 4비트의 어드레스에 의해 64개의 타임 슬롯 중 서브 하이웨이의 해당 타임 슬롯을 결정하는 타임 슬롯 선택부와; 64Kbps와 56Kbps 직렬 데이터를 타임 슬롯 별로 프레임 마다 8비트씩 실어 64 타임 슬롯 4.096Mbps 신호로 변환시키는 다중화 및 속도 변환부와; 64Kbps와 56Kbps의 64개 개별적으로 역다중화하는 역다중화 및 속도 변환부와; 타임 스위치부와 다중화 및 속도 변환부나 역다중화 및 속도 변환부 사이에서 데이터 출입을 통제하며 전체 타임 슬롯 데이터에 대하여 원격 루프백 기능을 수행하고, 회로 내부의 개별 채널 데이터 핸들링부와의 사이에서 데이터 출입을 통제하며 각각의 채널별 직렬 데이터에 대하여 로컬 루프백 기능을 수행하는 송수신부를 구비하므로, 전전자 교환기의 64 타임 슬롯, 4.096Mbps 시분할 데이터의 다중화/역다중화 및 속도 변환은 최근에 개발되고 있는 고성능 전전자 교환기의 내부 스위칭 데이터로 사용되는 64 채널로 시분할된 4.096Mbps 신호의 다중화/역다중화 및 속도 변환 기능을 제공할 수 있는 효과가 있다.
Description
본 발명은 전전자 교환기(Full Electronic Telephone eXchange)에 관한 것으로, 특히 타임 스위치와 연결된 64 타임 슬롯 4.096Mbps 시분할 데이터에 대하여 다중화 및 역다중화 기능은 물론 속도 변환(Rate Conversion) 기능을 동시에 수행할 수 있도록 한 시분할 신호의 다중화/역다중화 및 속도 변환 장치에 관한 것이다.
일반적으로, 전전자 교환기 내부의 스위칭 데이터 경로는 32 타임 슬롯, 2.048Mbps의 서브 하이웨이를 사용하며 타임 스위치에 접속되는 모든 디바이스들은 서브 하이웨이의 시분할 데이터에 대하여 다중화 및 각 타임 슬롯별 신호로의 역다중화를 통한 속도 변환의 필요성을 갖는다.
종래의 시분할 신호의 다중화/역다중화 및 속도 변환 기능을 갖는 장치들은 상용 반도체 칩이나 ASIC 형태로서 위에서 기술된 32 타임 슬롯, 2.048Mbps의 신호에서 64Kbps나 56Kbps로 상호 변환 기능을 갖는 것들로 한정되었다.
그러나, 최근 가입자의 증가와 신속한 호처리 요구에 따라 4.096Mbps, 64타임 스롯의 다중화 데이터 경로를 사용하게 되므로, 기존에 사용하는 시분할 신호의 다중화/역다중화 및 속도 변환 장치는 현재에 사용하는 구조를 수용할 수 없다는 문제점이 있었다.
본 발명은 이러한 문제점을 해결하기 위하여 안출한 것으로서, 그 목적은 64 채널의 용량과 4.096Mbps 다중화된 신호를 56Kbps나 64Kbps의 각 채널별 신호로 역다중화 시키고, 역으로 56Kbps 나 64Kbps의 개별 채널별 신호를 64 타임 슬롯 4.096Mbps 다중화 신호로 상호 변환 할 수 있도록 한 시분할 신호의 다중화/역다중화 및 속도 변환 장치를 제공하는데 있다.
이러한 목적을 달성하기 위한 본 발명은 시분할 신호의 다중화/역다중화 및 속도 변환 장치에 관한 것으로, 중앙 처리 장치의 로컬 버스 병렬 데이터 라인과 제어 신호를 수신하는 중앙 처리 장치 인터페이스부와; 중앙 처리 장치 인터페이스부에서 전송된 병렬 데이터와 제어 신호를 이용하여 내부 제어 신호를 발생시키는 제어 레지스터 및 제어 신호 발생부와; 다중화/역다중화 및 속도 변환 장치가 탑재되는 회로팩의 실장 슬롯 위치에 따라 고유값으로 결정되는 4비트의 어드레스에 의해 64개의 타임 슬롯 중 서브 하이웨이의 해당 타임 슬롯을 결정하는 타임 슬롯 선택부와; 제어 레지스터 및 제어 신호 발생부의 통제에 따라 64Kbps 또는 56Kbps 직렬 데이터를 타임 슬롯 별로 프레임 마다 8비트씩 실어 64타임 슬롯 4.096Mbps 신호로 변환시키는 다중화 및 속도 변환부와; 제어 레지스터 및 제어 신호 발생부의 통제에 따라 타임 스위치부의 64 타임 스롯, 4.096Mbps 다중화된 데이터를 수신한 후 이를 64Kbps와 56Kbps의 64개 개별적으로 역다중화하는 역다중화 및 속도 변환부와; 타임 스위치부와 다중화 및 속도 변환부나 역다중화 및 속도 변환부 사이에서 데이터 출입을 통제하며 전체 타임 슬롯 데이터에 대하여 원격 루프백 기능을 수행하고, 회로 내부의 개별 채널 데이터 핸들링부와의 사이에서 데이터 출입을 통제하며 각각의 채널별 직렬 데이터에 대하여 로컬 루프백 기능을 수행하는 송수신부를 구비한다.
도 1은 본 발명에 의한 시분할 신호의 다중화/역다중화 및 속도 변환 장치의 전체적인 블록 구성도.
<도면의 주요부분에 대한 부호의 설명>
11 : CPU 인터페이스부
13 : 제어 레지스터부 및 제어 신호 발생부
15 : 다중화 및 속도 변환부 17 : 타임 슬롯 선택부
19 : 역다중화 및 속도 변환부 21,23 : 송수신부
25 : 개별 채널 데이터 핸들링부 27 : 타임 스위치부
이하, 첨부된 도면을 참조하여 설명되는 본 발명의 실시예로부터 본발명의 목적 및 특징이 보다 명확하게 이해될 수 있도록 보다 상세히 설명하기로 한다.
도 1은 본 발명에 의한 시분할 신호의 다중화/역다중화 및 속도 변환 장치의 전체적인 블록 구성도로서, 중앙 처리 장치(Central Processor Unit : 이하, CPU라 약칭함) 인터페이스부(11)와, 제어 레지스터부 및 제어 신호 발생부(13)와, 다중화 및 속도 변환부(15)와, 타임 슬롯 선택부(17)와, 역다중화 및 속도 변환부(19)와, 송수신부(21,23)와, 개별 채널 데이터 핸들링부(25)와, 타임 스위치부(27)로 구성된다.
CPU 인터페이스부(11)는 본 장치가 탑재되는 회로팩의 CPU로 부터 회로팩 로컬 버스의 병렬 데이터와, 본 장치의 제어 레지스터 및 제어 신호 발생부에 내장되는 제어 레지스터 및 제어 신호 발생부(13)에 레지스터 선택 신호, CPU 리셋(Reset) 신호, 어드레스 스트로브(Address Strove) 신호, CPU 리드/라이트(Read/Write) 신호와 같은 데이터를 라이트(Write)하기 위한 본 장치가 탑재되는 회로팩의 고유 어드레스 신호 등을 받아들이는 접속부하는 블록이다.
제어 레지스터 및 제어 신호 발생부(13)는 CPU 인터페이스부(11)로부터 입력된 신호들을 이용하여 다중화 및 속도 변환부(15), 타임 슬롯 선택부(17), 역다중화 및 속도 변환부(19), 송수신부(21,23)의 동작에 필요한 각종 제어 신호들을 발생시켜 본 장치의 전반적인 기능을 통제하는 블록이다.
타임 슬롯 선택부(17)는 CPU 인터페이스부(11)로부터 받아들인 4비트의 어드레스와 내부적으로 발생시킨 2비트의 어드레스를 가지고 64개의 타임슬롯중 해당 타임 슬롯을 선택하여 다중화 및 속도 변환부(15)와 역다중화 및 속도 변환부(17)의 다중화 및 역다중화 과정시 각각의 타임 슬롯이 중복되지 않도록 하는 기능을 수행하는 블록이다.
다중화 및 속도 변환부(15)는 제어 레지스터 및 제어 신호 발생부(13)의 통제에 따라 송수신부(23)를 거쳐 본 장치 외부의 개별 채널 데이터 핸들링부(25)로부터 들어온 56Kbps나 64Kbps의 직렬 신호를 타임 스위치부(27)로부터 본 장치로 입력되는 8.192MHz 시스템 클럭과 8KHz 플레임 펄스(Frame Pulse)를 이용하여 각 타임 슬롯 별로 시분할한 후 4.096Mbps 데이터로 다중화 및 속도를 변환시키는 블록이다.
역다중화 및 속도 변환부(19)는 제어 레지스터 및 제어 신호 발생부(13)의 통제와 송수신부(21)를 거쳐 본 장치 외부의 타임 스위치부(27)로부터 입력된 64 타임 슬롯,4.096Mbps 다중화 데이터를 8.192MHz 시스템 클럭을 분주하여 생성시킨 64KHz 클럭과 64KHz의 클럭을 8주기 마다 나누어 7번재 주기를 8번째 주기까지 연장시킨 56KHz 클럭에 맞추어 각각의 56Kbps 나 64Kbps 속도의 개별 채널 데이터로 역다중화 및 속도를 변환시키는 블록이다.
송수신부(21)는 외부 타임 스위치부(27)와 다중화 및 속도 변환부(15)와 역다중화 및 속도 변환부(19) 사이에서 데이터 출입을 통제하며 다중화 및 속도 변환부(15)에서 출력된 데이터에 대하여 송수신부(21) 외부로의 출입을 차단한 후 전체 타임 슬롯 데이터에 대하여 원격 루프-백(Loop-back) 기능을 수행할 수 있는 기능을 제공함으로서 본 장치를 자체 진단할 수 있는 해결책을 제공하는 블록이다.
송수신부(23)는 회로 내부의 개별 채널 데이터 핸들링부(25)와의 사이에서 데이터 출입을 통제하며 각각의 채널별 직렬 데이터에 대하여 로컬 루프백 기능을 제공하므로 개별 채널 데이터 핸들링부(25) 각각의 기능을 시험할 수 있는 환경을 제공하는 블록이다.
상기와 같이 구성된 본 발명에 의한 64 타임 슬롯 4.096Mbps 시분할 신호의 다중화/역다중화 및 속도 변환 장치의 동작을 상세하게 설명하면 다중화 시와 역다중화 시에 따라 다음 2가지 경우로 나타낼 수 있다.
시분할 신호의 다중화/역다중화 및 속도 변환 장치가 탑재된 회로팩이 파워-온(Power-On)이 되면 동일 회로팩의 리셋 회로는 리셋 신호를 발생시켜 본 장치를 초기화 시킨다.
이후, 동일 회로팩의 CPU는 CPU 인터페이스부(11)를 통하여 초기화 데이터를 본 장치의 제어 레지스터 및 제어 신호 발생부(13)에 인가하여 다중화 및 역다중화시 각 타임 슬롯 별 데이터 속도가 56Kbps 인지 64Kbps 인지 또는 데이터 송/수신시 바이페스(Bypass) 시킬것인지 반전시킬 것인지를 결정한다.
첫째로 다중화 동작 수행시는 시분할 신호의 다중화/역다중화 및 속도 변환 장치 외부에 존재하며 동일 회로팩이나 여러개의 회로팩에 탑재된 다수의 개별 채널 데이터 핸들링부(25)는 본 장치의 송수신부(23)로 각각의 직렬 신호를 송신하게 되고 송수신부(23)는 제어 레지스터 및 제어 신호 발생부(13)가 로컬 루핑을 지시하는지 확인한다.
로컬 루핑 요구가 없다면 송수신부(23)가 수신한 64Kbps나 56Kbps의 직렬 신호들은 다중화 및 속도 변환부(15)로 송신되고 해당 타임 슬롯별 데이터 속도에 맞추어 1 프레임 당 8비트씩 나누어 시분할하고 4.096Mbps로 다중화 및 속도 변환한 후 내부 제어 레지스터의 INV 비트 상태에 따라 데이터 반전 및 바이패스(Bypass) 여부에 따라 결정한 후 64 타임 슬롯,4.096Mbps 다중화 데이터를 송수신부1(21)로 출력시킨다.
송수신부(21)는 제어 레지스터 및 제어 신호 발생부(13)가 통제하는 원격 루프백 여부에 따라 데이터를 역다중화 및 속도 변환부(19)로 전송하여 데이터의 초기 발신지로 돌려보내거나 타임 스위치부(27)로 출력시켜 본 장치의 다중화 동작을 완료한다.
둘째로 역다중화 동작 수행시는 송수신부(21)는 시분할 신호의 다중화/역다중화 및 속도 변환 장치 외부에 존재하는 타임 스위치부(27)로 부터 8.192MHz 시스템 클럭, 8KHz 플레임 펄스(Frame Pulse)를 받아들여 시스템 동기에 맞추어 이를 64KHz로 분주하여 이를 다중화 및 속도 변환부(15)와 역다중화 및 속도 변환부(19)에 제공하고 64KHz 클럭을 8 주기로 나누고 7번째 주기를 8번째 주기까지 연장시킨 56KHz 클럭을 동일부에 제공하여 다중화 및 역 다중화시 데이터 속도 변환용 동기 클럭으로 사용한다.
또한, 동일 타임 스위치부(27)로부터 64 타임 슬롯, 4.096Mbps 다중화 신호를 받아들여 역다중화 및 속도 변환부(19)로 송신한다.
역다중화 및 속도 변환부(19)는 송수신부(21)로 부터 받아들인 데이터를 제어 레지스터의 셋(Set) 상태에 따라 역다중화 동기 클럭인 64KHz나 더미 7비트 56KHz 클럭에 맞추어 64Kbps나 56Kbps의 개별 채널별 데이터로 분리하고 제어 레지스터의 INV 상태에 따라 데이터 반전 여부를 결정하여 송수신부(23)를 통하여 각각의 개별 채널 데이터 핸들링부(25)로 데이터를 전송한다.
또한, 시분할 신호의 다중화/역다중화 및 속도 변환 장치는 FPGA(Field Programmable Gate Array) 단일 반도체 소자에 집적하여 상기 기능을 필요로 하는 모든 회로팩에 최소한의 공간을 가지고 탑재가 가능하도록 하였다.
결론적으로, 전전자 교환기의 내부 데이터 경로에서 사용하는 64 타임 슬롯, 4.096Mbps 시분할 데이터의 다중화/역다중화 및 속도 변환은 최근에 개발되고 있는 고성능 전전자 교환기의 내부 스위칭 데이터로 사용되는 64 채널로 시분할된 4.096Mbps 신호의 다중화/역다중화 및 속도 변환 기능을 제공한다.
이상, 상기와 같이 설명한 본 발명은 전전자 교환기의 내부 데이터 경로에서 사용하는 64 타임 슬롯, 4.096Mbps 시분할 데이터의 다중화/역다중화 및 속도 변환은 최근에 개발되고 있는 고성능 전전자 교환기의 내부 스위칭 데이터로 사용되는 64 채널로 시분할된 4.096Mbps 신호의 다중화/역다중화 및 속도 변환 기능을 제공할 수 있는 효과가 있다.
Claims (1)
- 중앙 처리 장치와, 타임 스위치부를 구비한 시분할 신호의 다중화/역다중화 및 속도 변환 장치에 있어서,상기 중앙 처리 장치의 로컬 버스 병렬 데이터 라인과 제어 신호를 수신하는 중앙 처리 장치 인터페이스부;상기 중앙 처리 장치 인터페이스부에서 전송된 병렬 데이터와 제어 신호를 이용하여 내부 제어 신호를 발생시키는 제어 레지스터 및 제어 신호 발생부;상기 다중화/역다중화 및 속도 변환 장치가 탑재되는 회로팩의 실장 슬롯 위치에 따라 고유값으로 결정되는 4비트의 어드레스에 의해 64개의 타임 슬롯 중 서브 하이웨이의 해당 타임 슬롯을 결정하는 타임 슬롯 선택부;상기 제어 레지스터 및 제어 신호 발생부의 통제에 따라 64Kbps 또는 56Kbps 직렬 데이터를 타임 슬롯 별로 프레임 마다 8비트씩 실어 64타임 슬롯 4.096Mbps 신호로 변환시키는 다중화 및 속도 변환부;상기 제어 레지스터 및 제어 신호 발생부의 통제에 따라 상기 타임 스위치부의 64 타임 스롯, 4.096Mbps 다중화된 데이터를 수신한 후 이를 64Kbps와 56Kbps의 64개 개별적으로 역다중화하는 역다중화 및 속도 변환부;상기 타임 스위치부와 상기 다중화 및 속도 변환부나 상기 역다중화 및 속도 변환부 사이에서 데이터 출입을 통제하며 전체 타임 슬롯 데이터에 대하여 원격 루프백 기능을 수행하고, 회로 내부의 상기 개별 채널 데이터 핸들링부와의 사이에서 데이터 출입을 통제하며 각각의 채널별 직렬 데이터에 대하여 로컬 루프백 기능을 수행하는 송수신부를 구비하는 것을 특징으로 하는 시분할 신호의 다중화/역다중화 및 속도 변환 장치.
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| KR1019970061387A KR100252835B1 (ko) | 1997-11-20 | 1997-11-20 | 시분할 신호의 다중화/역다중화 및 속도 변환 장치 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2009022817A1 (en) * | 2007-08-10 | 2009-02-19 | Electronics And Telecommunications Research Institute | Time division multiplexing communication system with parallel structure and method for the same |
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- 1997-11-20 KR KR1019970061387A patent/KR100252835B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
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