KR19990040487A - 획득 시간을 단축할 수 있는 확산 대역 통신 시스템의 수신 장치 - Google Patents

획득 시간을 단축할 수 있는 확산 대역 통신 시스템의 수신 장치 Download PDF

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Abstract

본 발명의 신규한 동기형 확산 대역 시스템은 쉬프트 레지스터, 멀티플렉서, 카운터 및 일련의 래치들을 구비한 누산기를 제공하며, 이러한 구성에 의하면, 매 칩 클럭 사이클 동안에 복수 개의 위상에 대한 상관 동작을 수행할 수 있기 때문에 획득 시간을 단축할 수 있다.

Description

획득 시간을 단축할 수 있는 확산 대역 통신 시스템의 수신 장치(RECEIVER FOR SPREAD SPECTRUM COMMUNICATION SYSTEM CAPABLE OF SHORTENING AN ACQUISITION TIME)
본 발명은 직접 시퀀스 확산 대역 (direct sequence spread spectrum : DSSS) 수신기에 관한 것으로서, 구체적으로 획득 시간 (acquisition time)을 단축할 수 있는 DSSS 수신기에 관한 것이다.
최근, DSSS 통신 시스템들에 있어서 상업적 관심이 다른 다중 접속 기술들에 의해서 제공되는 것보다 더 많은 서비스를 제공하는 잠재력으로 인해서 고조되고 있다. 직접 시퀀스/코드분할다중접속 (DS/CDMA)의 기지국 (cell-site station)에서 데이터 심볼은 기지국에 지정된 더 높은 주파수를 갖는 PN 시퀀스와 데이터를 곱함으로써 확대된다.
따라서, 코드 분할 다중 접속 다이렉트 시퀀스 확산 대역(code division multiple access direct sequence spread spectrum : CDMA-DSSS) 시스템과 같은 확대 스펙트럼 통신 시스템에서 의사 잡음 코드 동기 [pseudo-random noise(PN) code synchronization)의 주요 기능은 입력된 신호의 복조를 위해 수신된 PN 코드 신호를 축소(despread)하는 것이다. 수신된 신호는 필수적으로 전송되기 이전에 제 3 변조 신호를 발생하기 위해서 결합된 두 개의 디지탈 신호들 또는 비트 스펙트럼들로 이루어져 있다. 첫 번째 디지탈 신호는 비트율(bit rate, 예컨대 10kb/s)을 갖는, 디지탈 음성 회로 (digitized voice circuit)와 같은, 정보 신호이다. 두 번째 신호는 랜덤-시퀀스 (random-sequence) 또는 PN 코드 발생기에 의해서 생성되고 그리고 디지탈 음성 신호보다 더 큰 몇차의 크기인 비트율을 갖는 일련의 랜덤 비트들로 구성되어 있다. 실제로 전송되는 결합 또는 제 3 변조 신호는 음성 신호보다 상대적으로 더 빠른 제 2 신호와 같은 비트율을 갖는다.
수신기에서, 전송 주파수 복조 후에, 축소 동작이 국부 PN 코드를 발생하고 그리고 그 다음에 송신기에서 수신된 신호에 첨가된 것에 국부 PN 신호를 동기 시킴으로써 이루어진다. 수신된 신호로부터 랜덤 시퀀스를 제거하고 그리고 심볼 주기에 걸쳐 랜덤 시퀀스가 제거된 신호를 적분함으로써, 이상적으로 본래 10 kb/s의 음선 신호를 정확히 나타내는 축소된 신호 (despread signal)이 얻어진다.
신호 동기 과정은 일반적으로 두 단계로 이루어진다. 획득 (acquisition)이라 불리는 첫 번째 단계는 하나의 코드 칩 간격의 범위 내에서 거친 시간 조정 (coarse time alignment)로 두 개의 코드들 또는 확대된 신호들을 가져오는 것으로 이루어져 있다. 추적(tracking)이라 불리는 두 번째 단계가 이어지고 그리고 피드백 루프에 의해서 가능한 최고의 파형 조정을 계속해서 유지한다. 본 발명의 초점은 동기 시스템의 획득에 있다.
동기 (또는 획득)의 중요성 때문에, 다른 응용 분야에서 여러 가지 형태의 검출기들과 결정 계획들을 이용하는 많은 고안들이 제안되어 왔다. 모든 동기 시스템의 공통 특성은 수신된 신호와 국부적으로 생성된 신호가 두 개 사이의 유사성을 생성하기 위해서 제일 먼저 상관된다(correlated)는 것이다. 두 번째로, 이러한 유사성은 두 신호들이 동기되었는지 여부를 결정하기 위해서 임계값 (threshold value)에 비교된다. 만약 동기가 검출되면, 추적 루프가 이어진다. 만약 동기되지 않았다면, 획득 절차는 국부적으로 생성된 PN 코드의 위상 변화를 제공하고 그리고 다른 상관이 시도된다.
앞서 설명된 바와 같이, 위상을 복원하는 DSSS 통신 시스템을 동기 시스템이라 하며, 그러한 시스템에서 직렬 획득 방식과 병렬 획득 방식인 두 가지의 획득 방식이 사용될 수 있다. 병렬 획득 방식은 직렬 획득 방식에 비해서 몇 배의 성능을 얻을 수 있지만, 성능 향상에 대응하는 하드웨어가 요구되는 단점이 있기 때문에 통상적으로 직렬 획득 방식의 획득 시스템이 사용되고 있다.
도 1은 종래 기술에 따른 직렬 획득 방식에 따른 동기형 확산 대역 시스템의 구성을 보여주는 블록도이다. 종래 기술에 따른 획득 방식은 앞서 설명된 바와 같이, 먼저 n배의 칩 클럭 신호에 대응하는 제 1 클럭 신호 (CLK1)에 따라 동작하는 아날로그-디지탈 변환기 (10)의 출력과 PN 코드 발생기 (12)로부터의 PN 코드 신호를 곱함으로써 PN 디스프레딩이 수행되고, 그 다음에 이를 축적하여 상관 동작을 수행한 후 임계값과 상관 값을 비교한다. 이때, 상관 값이 임계값보다 크면 획득이 성공하였다고 하고, 임계값보다 작으면 PN 코드 발생기 (12)에서 발생되는 PN 코드 신호를 홀드하여서 다음 위상에 대한 상관을 수행하도록 한다.
하지만, 종래 기술에 따른 직렬 획득 방식은 아날로그-디지탈 변환기에 의해서 복수개의 샘플링된 신호들 중 하나만을 사용하여서 상관 동작이 수행되고 나머지 샘플링된 신호들이 출력되는 동안에 아무런 동작이 수행되지 않는다. 따라서, 칩 클럭 신호의 사이클에 대응하는 상관 동작의 시간이 비효율적으로 운용되고 있다.
따라서 본 발명의 목적은 직렬 획득 방식에서 획득 시간을 단축할 수 있는 동기형 확산 대역 시스템의 수신 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 직렬 획득 방식에 따른 동기형 확산 대역 시스템의 수신 장치의 구성을 보여주는 블록도;
도 2는 본 발명에 따른 직렬 획득 방식에 따른 동기형 확산 대역 시스템의 수신 장치의 구성을 보여주는 블록도,
*도면의 주요 부분에 대한 부호 설명
10, 100 : 아날로그-디지탈 변환기 11:래치
12, 140 : PN 코드 발생기 13, 150:곱셈기
14, 180 : 누산기 17, 190:비교기
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 확산 대역(spread spectrum) 통신 시스템의 수신 장치에 있어서: n배의 칩 클럭 신호에 대응하는 제 1 클럭 신호에 응답하여서 수신된 신호를 샘플링하기 위한 아날로그-디지탈 변환기와; 상기 칩 클럭 신호에 대응하는 제 2 클럭 신호에 응답하여서 순차적으로 계수하는 카운터와; 상기 수신된 신호에 포함된 PN 코드 신호를 제거하기 위해서, 상기 제 2 클럭 신호에 동기된 PN 코드 신호를 발생하는 PN 코드 발생기와; 상기 제 2 클럭 신호에 응답하여서 상기 제 1 클럭 신호에 따라 샘플링된 신호들을 저장하기 위한 메모리와; 상기 메모리에 저장된 샘플링 신호들을 받아들이고, 상기 계수 값에 응답하여서 상기 샘플링 신호들 중 하나를 선택적으로 출력하기 위한 선택기와; 상기 PN 코드 신호 및 상기 선택된 샘플링 신호를 곱하기 위한 곱셈기와; 상기 제 2 클럭 신호의 매 사이클 동안에 상기 곱셈기의 출력들을 누적한 획득값을 출력하는 누산기 및; 상기 획득값과 소정의 임계값을 비교하여서 상기 획득값이 상기 임계값보다 큰 경우 획득값이 유효함을 나타내는 획득 성공 신호를 출력하고, 상기 획득값이 상기 임계값보다 작은 경우 상기 PN 코드 발생기의 출력을 홀드시키기 위한 홀드 신호를 출력하는 비교기를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 메모리는 상기 n배에 대응하는 직렬 연결된 복수개의 레지스터들로 이루어진 쉬프트 레지스터를 포함하며, 상기 각 레지스터가 상기 제 2 클럭 신호에 동기되어서 래치된 샘플링 신호들을 상기 선택기에 동시에 제공하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 누산기는 상기 제 2 클럭 신호의 매 사이클 동안에 상기 곱셈기의 출력들을 누적하기 위해서 하나의 덧셈기 및 상기 n배에 대응하는 직렬 연결된 래치 수단들을 구비하고, 상기 래치 수단들 중 상기 덧셈기의 출력에 연결되는 첫 번째단에 배열된 래치 수단의 출력이 비교기의 입력으로 제공되며, 그리고 마지막단에 배열된 래치 수단의 출력이 상기 덧셈기에 제공되는 것을 특징으로 한다.
(작용)
이와같은 장치에 의해서, 칩 클럭 신호의 사이클 동안에 복수 개의 위상에 대한 상관 동작을 수행함으로써 획득 시간을 단축할 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 도 2에 의거하여 상세히 설명한다.
도 2를 참조하면, 본 발명의 신규한 동기형 확산 대역 시스템의 수신 장치는 쉬프트 레지스터들로 이루어진 메모리 (110), 카운터 (120), 멀티플렉서 (130), 및 일련의 래치들 (170)을 구비한 누산기 (180)을 제공하며, 이러한 구성에 의하면, 매 칩 클럭 사이클 동안에 복수 개의 위상에 대한 상관 동작을 수행할 수 있기 때문에 획득 시간을 단축할 수 있다.
다시 도 2를 참조하면, 본 발명에 따른 직렬 획득 방식에 따른 동기형 확산 대역 시스템의 수신 장치를 보여주는 블록도가 도시되어 있다. 본 발명의 수신 장치는 아날로그-디지탈 변환기 (analog to digital convertor : ADC) (100), 메모리 (memory) (110), 카운터 (counter) (120), 멀티플렉서 (multiplexer) (130), PN 코드 발생기 (PN code generator) (140), 곱셈기 (multiplier) (150), 누산기 (accumulator) (180) 및 비교기 (comparator) (190)를 포함한다.
아날로그-디지탈 변환기 (100)은 n배 (실시예에서 n은 양의 정수)의 칩 클럭 신호에 대응하는 제 1 클럭 신호 (CLK1)에 응답하여서 수신된 신호를 샘플링한다. 그 다음에, 상기 샘플 신호 (sample)는 칩 클럭 신호에 대응하는 제 2 클럭 신호 (CLK2)에 응답하여서 메모리 (110)에 저장된다. 상기 메모리 (110)은 n개의 쉬프트 레지스터들로 이루어지며, 상기 제 2 클럭 신호 (CLK2)에 응답하여서 제 1 클럭 신호 (CLK1)에 동기된 샘플 신호 (sample)을 각 쉬프트 레지스터에 순차적으로 저장한다.
다시말해서, 예컨대 제 1 클럭 신호 (CLK1)이 4MHz이고, 제 2 클럭 신호 (CLK2)가 1MHz이고, 그리고 상기 메모리 (110)을 구성하는 쉬프트 레지스터들의 수가 4개라고 하자. 이때, 상기 ADC (100)은 칩 클럭 신호의 매 사이클에서 4 개의 샘플 신호들을 출력하고, 그리고 메모리 (110)의 쉬프트 레지스터들은 제 2 클럭 신호 (CLK2)에 동기되기 때문에 칩 클럭 신호의 매 사이클에서 하나의 샘플 신호 (sample)을 받아들인다.
그 다음에 카운터 (120)은 제 1 클럭 신호 (CLK1)에 응답하여서 순차적으로 계수한다. 이때, 멀티플렉서 (130)은 제 1 클럭 신호 (CLK1)의 매 사이클에서 메모리 (110)으로부터 출력되는 n개(예컨대, 4)의 샘플 신호 (sample)들을 동시에 받아들인다. 그 다음에, 상기 샘플 신호들 중 상기 계수된 값에 대응하는 하나를 출력한다. 예컨대, 제 1 클럭 신호 (CLK1)의 매 사이클 동안에 멀티플렉서 (130)에서 출력되는 샘플 신호는 n개 (예컨대, 4)이다.
그 다음에, 곱셈기 (150)은 제 2 클럭 신호 (CLK2)에 응답하여서 PN 코드 발생기 (140)으로부터 제공된 PN 코드 신호 (PN code)와 제 2 클럭 신호 (CLK2)의 매 사이클 동안에 멀티플렉서 (130)으로부터 연속적으로 출력되는 샘플 신호들을 순차적으로 곱한다. 이때, 각 샘플 신호에 포함된 송신기(미도시된)에서 첨가된 PN 코드 신호가 제거된다.
누산기 (180)는 하나의 덧셈기 (160)과 직렬 연결된 n개의 래치 (170)들로 이루어지며, 각 래치 (170)은 제 1 클럭 신호 (CLK1)에 동기된다. 따라서, 누산기 (180)은 상기 제 1 클럭 신호 (CLK1)의 사이클마다 상기 곱셈기 (150)으로부터 제공된 신호들을 제 2 클럭 신호 (CLK2)의 사이클 동안에 누산하게 된다. 이때, 첫 번째 단의 래치 (170)으로부터 n개의 곱해진 신호들이 누적된 획득값 (correlation value : C)가 출력된다. 따라서, 제 1 클럭 신호 (CLK1)에 따라 입력된 샘플 신호들을 선택적으로(또는 순차적으로) 출력하는 멀티플렉서 (130)의 출력들을 곱셈기 (150) 및 누산기 (180)의 입력으로 사용하기 때문에, 칩 클럭 신호의 사이클에 대응하는 주기 동안에 n개 (예컨대, 4)의 위상에 대한 획득 동작이 수행될 수 있다. 결국, 종래에 비해서 획득 시간이 n배 단축될 수 있다.
그리고, 상기 누산기 (180)으로부터 제공된 획득값 (C)를 입력받은 비교기 (190)은 상기 획득값 (C)와 소정의 드레솔드 값 (TH)을 비교한다. 이때, 상기 획득값 (C)가 상기 드레솔드 값 (TH)에 비해서 클 때, 획득 (acquisition)이 성공하였음을 나타내는 신호를 출력한다. 이와 반대로, 획득값 (C)가 상기 드레솔드 값 (TH)에 비해서 작을 때, PN 코드 발생기 (140)에서 발생되는 위상을 칩 클럭 신호의 사이클 만큼 지연시키기 위한 홀드 신호 (HOLD)를 출력한다. 비교기 (190)에 의해서 홀드되는 동작은 종래의 그것과 동일하기 때문에 그에 대한 상세한 설명은 여기서 생략된다.
상기한 바와같이, 칩 클럭 신호에 따라 동작하는 쉬프트 레지스터들, 카운터, 멀티플렉서, 그리고 누산기를 통해서 칩 클럭 신호의 사이클마다 복수 개의 위상에 대한 상관 동작을 수행함으로써 획득 시간을 단축할 수 있다.

Claims (3)

  1. 확산 대역 (spread spectrum) 통신 시스템의 수신 장치에 있어서:
    n배의 칩 클럭 신호에 대응하는 제 1 클럭 신호에 응답하여서 수신된 신호를 샘플링하기 위한 아날로그-디지탈 변환기와;
    상기 칩 클럭 신호에 대응하는 제 2 클럭 신호에 응답하여서 순차적으로 계수하는 카운터와;
    상기 수신된 신호에 포함된 PN 코드 신호를 제거하기 위해서, 상기 제 2 클럭 신호에 동기된 PN 코드 신호를 발생하는 PN 코드 발생기와;
    상기 제 2 클럭 신호에 응답하여서 상기 제 1 클럭 신호에 따라 샘플링된 신호들을 저장하기 위한 메모리와;
    상기 메모리에 저장된 샘플링 신호들을 받아들이고, 상기 계수 값에 응답하여서 상기 샘플링 신호들 중 하나를 선택적으로 출력하기 위한 선택기와;
    상기 PN 코드 신호 및 상기 선택된 샘플링 신호를 곱하기 위한 곱셈기와;
    상기 제 2 클럭 신호의 매 사이클 동안에 상기 곱셈기의 출력들을 누적한 획득값을 출력하는 누산기 및;
    상기 획득값과 소정의 임계값을 비교하여서 상기 획득값이 상기 임계값보다 큰 경우 획득값이 유효함을 나타내는 획득 성공 신호를 출력하고, 상기 획득값이 상기 임계값보다 작은 경우 상기 PN 코드 발생기의 출력을 홀드시키기 위한 홀드 신호를 출력하는 비교기를 포함하는 것을 특징으로 하는 수신 장치.
  2. 제 1 항에 있어서,
    상기 메모리는 상기 n배에 대응하는 직렬 연결된 복수개의 레지스터들로 이루어진 쉬프트 레지스터를 포함하며, 상기 각 레지스터가 상기 제 2 클럭 신호에 동기되어서 래치된 샘플링 신호들을 상기 선택기에 동시에 제공하는 것을 특징으로 하는 수신 장치.
  3. 제 1 항에 있어서,
    상기 누산기는 상기 제 2 클럭 신호의 매 사이클 동안에 상기 곱셈기의 출력들을 누적하기 위해서 하나의 덧셈기 및 상기 n배에 대응하는 직렬 연결된 래치 수단들을 구비하고, 상기 래치 수단들 중 상기 덧셈기의 출력에 연결되는 첫 번째 단에 배열된 래치 수단의 출력이 비교기의 입력으로 제공되며, 그리고 마지막 단에 배열된 래치 수단의 출력이 상기 덧셈기에 제공되는 것을 특징으로 하는 수신 장치.
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