KR101512334B1 - 비동기식 이동통신 시스템에서 셀 탐색 방법 및 장치 - Google Patents

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Abstract

본 발명은 이동통신 시스템에서의 셀 탐색에 관한 것으로, 특히 비동기식 통신시스템에서 셀 탐색 방법 및 장치에 관한 것이다. 본 발명의 비동기 방식의 이동통신 시스템에서 셀 탐색 장치는 매 슬롯의 경계로부터 1심볼 구간에 해당하는 수신신호를 z-시퀀스로 역확산하는 제2 동기코드 상관기(SSC 상관기)와, 상기 수신신호를 제1 동기코드(PSC)로 역확산하는 제1 동기코드 상관기(PSC 상관기)와, 상기 SSC 상관기로부터의 신호(SSC 상관값) 및 상기 PSC 상관기로부터의 신호(PSC 상관값)에 대하여 내적을 수행하여 제2 동기코드(SSC)에 대한 상관 결과를 출력하는 내적기와, 상기 상관 결과로부터 프레임 동기 정보를 검출하는 프레임 동기 검출기를 포함한다.
Figure R1020080088895
셀 탐색, 제2 동기채널(S-SCH), 제1 동기코드(PSC), 제2 동기코드(SSC), 내적기, 프레임 동기 정보, 스크램블링 코드, 고속 하다마드 변환

Description

비동기식 이동통신 시스템에서 셀 탐색 방법 및 장치{Method and Apparatus of cell search in an asynchronous mobile communication system}
본 발명은 이동통신 시스템에서의 셀 탐색에 관한 것으로, 특히 비동기식 통신시스템에서 셀 탐색 방법 및 장치에 관한 것이다.
비동기식(Asynchronous) 이동통신 시스템, 예를 들어, UMTS(Universal Mobile Telecommunication System)은 글로벌 위치 시스템(Global Positioning System: GPS)을 이용하여 동기화되는 방식이 아니므로 셀(Cell) 간에 타이밍(Timing)이 동기화되지 않고 각 셀은 서로 다른 타이밍을 가진다. 이러한 서로 다른 타이밍을 가지는 각 셀에 동기화되기 위하여 이동 단말은 셀탐색 과정을 수행하는데, 통상적으로 3단계의 탐색 과정을 거친다. 제1 단계로 동기코드(Synchronization code, 이하 'SC'라 칭함)로 확산되어 전송되는 동기채널(Synchronization CHannel, 이하 'SCH'라 칭함) 중에서 제1 동기채널(Primary Synchronization CHannel, 이하 'P-SCH'라 칭함)을 이용하여 이동 단말은 슬 롯(Slot) 동기를 획득한다. 또한, 제2 단계로 이동 단말은 SCH 중에서 제2 동기채널(Secondary Synchronization CHannel, 이하 'S-SCH'라 칭함)을 이용하여 프레임(Frame) 동기와 스크램블링 코드그룹 정보를 획득한다. 마지막으로 제3 단계에서 이동 단말은 2단계에서 획득된 스크램블링 코드그룹 정보를 이용하여 실제 셀에 할당된 스크램블링 코드를 찾는다. 이렇게 함으로써 비동기식 이동통신 시스템에서 이동 단말은 서로 다른 타이밍을 가지는 각 셀에 동기화할 수 있다.
한편, 이동 통신에 있어서 일반적으로 주파수 오차는 셀과 이동 단말간 발진기 주파수 오차와 이동 단말의 이동에 따른 페이딩(Fading)에 의하여 발생되며, 특히 정밀하지 않은 발진기를 쓰는 이동 단말의 경우 주파수 오차가 증가하며 이동 단말이 고속 이동하는 경우 주파수 오차가 더욱 증가하게 된다. 상기 3 단계의 초기 셀 탐색의 경우 주파수 오차가 보정되지 않은 상황에서 수행되므로 주파수 오차가 성능에 영향을 끼친다. UMTS와 같은 비동기식 시스템에서 초기 셀 탐색 단계에서는 아직 CPICH와 같은 연속 파일럿을 이용한 주파수 오차 추정이 불가능한 상태이다. US 등록공보(US 6,888,880)에서는 모든 셀에서 공통으로 전송되는 P-SCH을 파일럿으로 활용하여 주파수 오차를 추정하고, 추정된 주파수 오차를 전압 제어 발진기(Voltage Controlled Oscillator: VCO) 또는 수치 제어 발진기(Numerically Controlled Oscillator: NCO)를 조절하여 보상하는 방법을 제시한다. 그러나 이와 같은 코히어런트(Coherent) 검출 방법을 구현하기 위해서는 별도의 주파수 오차 추정 회로와 주파수 조절 장치가 부수적으로 필요하여 복잡도가 증가하는 단점이 있다. 이러한 단점을 해소하기 위하여 다시 말해서, 동기식의 코히어런트 검출 방식 의 복잡도를 피하고 주파수 오차에 둔감한 성능을 얻기 위해서는 에너지 계산을 통한 비동기식 즉, 논코히어런트(Noncoherent) 검출 방식이 이용될 수 있다.
도 1은 종래 기술에 따른 제2 탐색기의 구조를 도시하는 도면이다.
도 1을 참조하면, 종래기술에 따른 제2단계 탐색기는, 제2 동기 상관기(S-SCH correlation)(110), 에너지 계산기(120), 메모리(130), SSC디코더(140), 및 최대값 검출기(150)로 구성될 수 있으며, 상기 제2 동기 상관기(110)는 Z-시퀀스 생성기(111), 곱셈기(112), 누적기(114), 고속 하다마드 변환 연산기(Fast Hadamard Transform, 이하 'FHT'라 칭함)(116)로 구성될 수 있다. 수신된 신호가 입력되면 제2 동기 상관기(110)는 제1 단계 셀탐색 과정에서 검출된 슬롯 타이밍을 이용하여 매 슬롯마다 최초 256칩(Chip) 동안(즉, SCH구간)의 수신 신호와 16개의 SSC간의 상관을 구한다. SSC가 z-시퀀스(Sequence)와 하다마드 시퀀스의 곱으로 구성되어 있으므로 수신신호와 SSC의 상관도 z-시퀀스 및 하다마드 시퀀스에 의한 2가지 단계로 나뉜다. 자세하게 설명하면, Z-시퀀스 생성기(111)가 소정의 Z-시퀀스를 생성하여 출력하고, 곱셈기(112)는 매 슬롯 경계로부터 256칩에 해당하는 수신신호와 상기 Z-시퀀스 생성기(111)로부터의 Z-시퀀스를 곱해 역확산하여 출력한다. 즉, 상기 곱셈기(112)는 수신신호에서 Z-시퀀스를 제거하여 출력한다. 누적기(114)는 상기 곱셈기(112)로부터의 역확산 신호를 16칩 단위로 누적하여 길이 16의 시퀀스를 출력한다. FHT(116)는 누적기(114)로부터의 길이 16의 시퀀스를 4단 고속 하다마드 변환하여 16개의 SSC들에 대한 상관값들을 출력한다. 에너지 계산기(120)는 FHT(116)로부터의 16개의 상관값들에 대한 에너지를 계산하여 출력한다. 여기서, 에너지는 I-채널 상관값의 제곱과 Q-채널 상관값의 제곱의 합으로 산출된다. 메모리(130)는 상기 에너지로 계산된 상관값들을 슬롯별로 저장한다. SSC 시퀀스 디코딩부(SSC sequence decoding)(140)는 S-SCH 코드워드를 참조하여 매 슬롯마다 S-SCH 코드워드가 지시하는 SSC의 상관값을 추출하여 누적한다. 최대값 검출부(150)는 누적값들 중에서 최대 누적값을 가지는 코드워드와 그에 대한 사이클릭 쉬프트(Cyclic Shift) 횟수에 해당하는 스크램블링코드 그룹번호 및 프레임 경계정보를 검출한다.
상술한 바와 같이 셀 탐색에 있어서 상관 결과를 이용하여 에너지로 계산한 후 누적하는 비동기식(noncoherent) 검출 방법은 주파수 오차 제거를 기반으로 한 동기식(coherent) 검출 방식에 비하여 복잡도는 줄어드는 반면 성능은 떨어지는 단점이 있다. 특히 주파수 에러가 큰 경우는 누적 구간 중 위상이 변하는 것을 방지하기 위하여 동기누적길이를 더욱 줄여야하는데 이렇게 함으로써 검출 성능이 더 떨어지는 문제를 초래한다. 따라서, 주파수 에러가 큰 경우에도 검출 성능이 저하되지 않으면서 즉, 주파수 오차에 둔감한 셀 탐색을 수행할 수 있는 방안에 대한 필요성이 대두된다.
따라서 본 발명은 비동기식 이동통신 시스템에서 셀 탐색 방법 및 장치를 제공하는 것이다.
본 발명의 바람직한 실시예의 일 견지에 따르면, 본 발명의 비동기 방식의 이동통신 시스템에서 셀 탐색 장치는 매 슬롯의 경계로부터 1심볼 구간에 해당하는 수신신호를 z-시퀀스로 역확산하는 제2 동기코드 상관기(SSC 상관기)와, 상기 수신신호를 제1 동기코드(PSC)로 역확산하는 제1 동기코드 상관기(PSC 상관기)와, 상기 SSC 상관기로부터의 신호(SSC 상관값) 및 상기 PSC 상관기로부터의 신호(PSC 상관값)에 대하여 내적을 수행하여 제2 동기코드(SSC)에 대한 상관 결과를 출력하는 내적기와, 상기 상관 결과로부터 프레임 동기 정보를 검출하는 프레임 동기 검출기를 포함한다. 상기 SSC 상관기는 상기 확산된 신호를 16칩 단위로 누적하는 제2 누적기를 더 포함하고, 상기 PSC 상관기는 상기 확산된 신호를 16칩의 N배(N은 자연수) 단위로 누적하는 제1 누적기를 더 포함하며, 상기 프레임 동기 검출기는 상기 내적기로부터 출력되는 SSC에 대한 상관 결과를 슬롯(Slot) 별로 수집하여 저장하는 메모리와, 미리 정해진 개수의 슬롯구간들 동안 저장된 값들 중에서 제2 동기채널 코드워드를 참조하여 해당하는 SSC의 상관값을 추출하여 누적하는 SSC 디코더와, 상기 누적된 SSC의 상관값들 중에서 최대 누적값을 가지는 코드워드를 검출하여 스크 램블링 코드그룹 및 프레임 경계에 대한 정보를 획득하는 검출부를 포함한다.
본 발명의 바람직한 실시예의 다른 견지에 따르면, 본 발명의 비동기 방식의 이동통신 시스템에서 셀 탐색 방법은 매 슬롯의 경계로부터 1심볼 구간에 해당하는 수신신호를 z-시퀀스로 역확산하는 제2 동기코드(SSC) 상관과정과, 상기 수신신호를 제1 동기코드(PSC)로 역확산하는 제1 동기코드(PSC) 상관과정과, 상기 상관된 SSC(SSC 상관값) 및 상기 상관된 PSC(PSC 상관값)에 대하여 내적을 수행하여 SSC에 대한 상관 결과를 출력하는 과정과, 상기 상관 결과로부터 프레임 동기 정보를 검출하는 과정을 포함한다.
전술한 바와 같은 내용들은 당해 분야 통상의 지식을 가진 자가 후술되는 본 발명의 구체적인 설명으로부터 보다 잘 이해할 수 있도록 하기 위하여 본 발명의 특징들 및 기술적인 장점들을 다소 넓게 약술한 것이다. 이러한 특징들 및 장점들 이외에도 본 발명의 청구범위의 주제를 형성하는 본 발명의 추가적인 특징들 및 장점들이 후술되는 본 발명의 구체적인 설명으로부터 잘 이해될 것이다.
본 발명은 주파수 오차 등의 환경에 따라 적응적으로 변경가능한 비동기 시스템의 셀 탐색 장치를 이용하여 주파수 오차에 민감하지 않은 셀 탐색이 가능하도록 하는 이점이 있다. 또한 이로 인해 본 발명은 주파수 오차가 심한 환경 또는 주파수 오차가 심하지 않는 환경에서도 셀 탐색의 성능을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
3단계 셀 탐색 과정들을 수행하는 비동기식 시스템에서 본 발명의 셀 탐색 과정을 설명하기 위하여 이하 본 발명에서 비동기식 이동통신 시스템의 예로 UMTS(Universal Mobile Telecommunication System)를 예로 들어 설명한다. 그러나 본 발명이 UMTS에만 국한되지 않고 동기화를 위하여 3단계 셀 탐색 과정을 수행하는 모든 이동통신 시스템에 적용됨에 유의한다.
UMTS를 구성하고 있는 기지국(Node B)들 각각에는 상기 기지국들 각각을 구분하기 위한 셀 구분 코드(Cell Specific Code)가 할당되고, 할당된 셀 구분 코드를 가지고 상기 UMTS를 구성하고 있는 기지국 각각을 구분한다. 상기 UMTS를 구성하고 있는 셀(Cell)이 일예로 512개이고, 상기 셀마다 각각 하나의 기지국이 존재할 경우 상기 UMTS를 구성하는 기지국들은 512개가 된다고 가정하기로 한다. 그러면, 상기 512개의 기지국들 각각에는 서로 다른 셀 구분 코드가 할당되고, 상기 512개 기지국들 각각에 할당되어 있는 셀 구분 코드를 가지고 상기 UMTS를 구성하고 있는 기지국들 각각을 구분한다.
그런데, 이동 단말은 이동 단말 자신이 속한 기지국을 탐색하기 위해서 상기 UMTS를 구성하는 기지국들 각각에 대한 탐색을 수행해야하기 때문에 상기 UMTS를 구성하는 512개 기지국들 각각에 대한 탐색을 수행해야 한다. 이렇게 이동 단말이 상기 UMTS를 구성하는 512개 기지국들 각각에 대한 탐색을 수행하는 것은 상기 512개 기지국들 각각의 셀 구분 코드를 구성하는 부호의 각각의 위상에 대해서 검사하는 것이므로, 이동 단말 자신이 속한 셀을 탐색하는데 많은 시간이 소요된다. 그래서 상기 이동 단말이 상기 UMTS를 구성하는 각각의 기지국들에 대한 일반적인 셀 탐색 알고리즘을 적용한다는 것은 비효율적이므로 다단계 셀탐색 알고리즘을 구현 하고 있다. 상기 다단계 셀 탐색 알고리즘을 구현하기 위해서는 상기 UMTS에 속해 있는 다수개의 기지국들, 예를 들어 512개의 기지국들을 소정 개수의 그룹, 예를 들어 64개의 그룹(Group 0~Group 63)으로 분류한다. 상기 분류된 64개의 그룹 각각에 서로 다른 그룹 구분 코드를 할당하여 기지국 그룹을 구분하고, 상기 각각의 기지국 그룹들은 8개의 기지국들로 구성되어 있다. 또한, 상기 8개의 기지국들 각각은 공통 파일럿 채널(Common PIlot CHannel, 이하 'CPICH'라 칭함)을 확산하는 코드가 서로 다르게 설정되므로, 상기 채널을 확산하는 스크램블링 코드(scrambling code)를 가지고 최종적으로 이동 단말 자신이 속한 기지국을 탐색할 수 있다.
상기에서 설명한 다단계 셀 탐색 과정은 앞서 설명한 3단계 셀 탐색 과정 즉, 이동 단말이 기지국에서 전송하는 제1 동기채널(Primary Synchronization CHannel, 이하 'P-SCH'라 칭함) 신호를 수신하여 그 중 최대전력으로 수신되는 슬럿 타이밍을 찾아 동기하는 제1 단계 셀 탐색 과정, 상기 이동 단말이 상기 1단계 셀탐색 과정에서 탐색된 슬럿 타이밍 정보를 받아 기지국에서 전송하는 제2 동기채널(Secondary Synchronization CHannel, 이하 'S-SCH'라 칭함)을 통해 프레임 동기 및 이동 단말 자신이 속한 기지국 그룹을 검출하는 2단계 셀탐색 과정, 및 상기 이동 단말이 상기 2단계 셀탐색 과정에서 탐색된 프레임 동기 및 기지국 그룹 정보를 근거로 하여 상기 기지국에서 전송하는 공통 파일럿 채널(CPICH) 신호를 가지고 이동국 자신이 속한 기지국을 최종적으로 탐색하는 3단계 셀 탐색 과정이다.
최종적으로 이동 단말 자신이 속한 기지국을 탐색하는 스크램블링 코드는 비동기식 시스템에서 각 셀을 구분하기 위하여 각 셀에 할당되는 코드이다. 각 셀에는 서로 다른 하향링크 스크램블링 코드가 할당된다. 상기 하향링크 스크램블링 코드에는 제1 스크램블링 코드(priamry scrambling code)와 제2 스크램블링 코드(secondary scrambling code)가 있으며, 코드포착과 관련된 것은 제1 스크램블링 코드이므로, 이하 제1 스크램블링 코드를 스크램블링 코드라 칭하기로 한다. 스크램블링 코드는 상술한 바와 같이 512개를 이용할 수 있는데, 이를 다시 64개의 그룹으로 나누어 각 그룹에는 8개의 코드를 할당할 수 있다. 또한 셀은 빠른 셀 탐색을 위하여 스크램블링 코드와는 별도로 동기코드(Synchronization Code, 이하 'SC'로 칭함)로 확산된 동기 채널(Synchronization CHannel, 이하 'SCH'라 칭함)을 전송한다. 이러한 동기 채널이 상술한 제1 동기채널(Primary-Synchronization CHannel, 이하 'P-SCH'라 칭함)과 제2 동기채널(Secondary Synchronization CHannel, 이하 'S-SCH'라 칭함)이다. P-SCH는 슬롯(Slot)동기 정보를 제공하고 S-SCH는 프레임동기(코드위상동기)와 코드그룹정보를 제공하는 역할을 한다. SCH로부터 상기의 정보를 획득하면 이동 단말은 CPICH를 이용하여 최종 스크램블링 코드를 식별한다.
도 2는 일반적인 UMTS의 동기 채널(SCH)의 구조를 도시한 도면이다. 도 2에는 기지국(Node B)에서 이동 단말(User Element: UE)로 전송하는 채널 신호들의 시간축을 기준으로 상기 동기 채널의 구조가 도시되어 있다.
상기 도 2를 참조하면, 상기 UMTS에서 이동 단말의 탐색기(Searcher)가 동기화 목적으로 이용하는 채널들은 SCH와 CPICH가 있을 수 있다. SCH는 이동 단말의 셀(Cell) 탐색에 사용될 목적으로 채택되는 순방향(Downlink) 신호로서, 두 개의 서브 채널(sub-channel), 즉 P-SCH과 S-SCH로 구성된다. 상기 P-SCH 및 S-SCH 각각의 한 슬럿은 2560칩들(chips)로 구성되고, 15개의 슬럿들이 하나의 무선 프레임(Radio Frame)으로 구성되므로, 상기 하나의 프레임은 38400칩들로 구성 된다. 상기 P-SCH는 UMTS를 구성하고 있는 기지국들, 일 예로 512개의 기지국들마다 동일한 코드로 구성되는 채널로서, 제1 동기코드(Primary Synchronization Code, 이하 'PSC'라 칭함)(CP)로 전송된다. 상기 P-SCH는 슬롯들 각각에서 P-SCH를 각 슬롯의 1/10주기만큼, 즉 256칩들만큼 전송하며, 상기 이동 단말은 상기 기지국에서 전송한 P-SCH 신호를 수신하여 기지국의 슬롯 타임(Slot Time)을 동기화한다. 상기 P-SCH 신호와 함께 상기 기지국은 S-SCH 신호를 전송하는데, 상기 S-SCH는 UMTS를 구성하고 있는 기지국들, 즉 512개 기지국들을 소정개수, 일 예로 64개의 기지국 그룹으로 분류하는 경우 기지국 자신이 속하는 기지국 그룹의 기지국 그룹 구분 코드, 즉 제2 동기코드(Secondary Synchronization Code, 이하 'SSC'라 칭함)(CS i,k)를 전송하며, 상기 SSC는 15 심볼(Symbol)로 구성된 시퀀스(Sequence)로서 256칩 길이 로 전송된다. 여기서, 상기 SSC(CS i,k)에서 i(= 0, 1, ...., 63)는 기지국 그룹수, 즉 스크램블링 코드 그룹(Scrambling code group)수를 나타내며, k(= 0, 1,...., 14)는 슬롯 번호(Slot number)를 나타낸다. 그리고 상기 SSC는 길이가 256칩인 16개의 코드 그룹으로부터 선택되며, 상기 SSC의 시퀀스는 해당 기지국의 순방향 스크램블링 코드가 어떤 코드 그룹에 속하는지를 나타낸다. 여기서, 상기 코드 그룹은 상기 기지국 그룹 구분 코드를 생성하는 코드들의 그룹을 나타낸다. 상기 S-SCH 역시 상기 슬롯들 각각에서 상기 SSC를 각 슬롯의 1/10주기만큼, 즉 256칩만큼 전송하며, 상기 이동 단말은 상기 기지국에서 전송한 S-SCH 신호를 수신하여 상기 이동 단말이 속한 기지국의 기지국 그룹 및 프레임을 동기화한다.
이하, SCH 확산에 이용되는 동기코드, PSC와 SSC에 대하여 자세하게 살펴본다. 먼저 PSC를 구성하는 시퀀스 a를 다음과 같이 정의한다.
a = <x1, x2, x3, …, x16> = <1, 1, 1, 1, 1, 1, -1, -1, 1, -1, 1, -1, 1, -1, -1, 1>
PSC는 하기 <수학식 1>과 같으며, 가장 왼쪽이 시간상 가장 먼저 전송되는 칩이다.
Cp = (1 + j) * <a, a, a, -a, -a, a, -a, -a, a, a, a, -a, a, -a, a, a>
제 2 동기코드워드(Secondary synchronization code word){Cs,1,...,Cs,16}는 Z 시퀀스(Sequence)와 하다마드(Hadamard) 시퀀스 간의 포지션 와이즈(position-wise) 곱에 의해 만들어 진다. z 시퀀스는 다음과 같이 정의된다.
z = <b, b, b, -b, b, b, -b, -b, b, -b, b, -b, -b, -b, -b, -b>,
여기서, b = <x1, x2, x3, x4, x5, x6, x7, x8, -x9, -x10, -x11, -x12, -x13, -x14, -x15, -x16>이다.
따라서 a 시퀀스와 b시퀀스는 서로 직교(Orthogonal)한다. 하다마드(Hadamard) 시퀀스는 하기 <수학식 2>와 같이 회귀적으로 생성되는 H8 행렬의 행으로부터 구해진다.
Figure 112008063980918-pat00001
각 행은 가장 위에서부터 0번째 행(row 0)으로 명명되며 모두 1인 시퀀스이다. 하다마드 시퀀스는 H8 행렬의 n(n=0, 1, ..., 255)번째 행을 나타낸다.
k번째 SSC인 Cs,k(k=0,1,...,15)는 하기 <수학식 3>과 같이 정의된다.
Cs,k=(1 + j) * <hm(0)*z(0), hm(1)*z(1), hm(2)*z(2),…, hm(255)*z(255)>
여기서 m = 16 * k 이며, 가장 왼쪽이 시간상에서 가장 먼저 전송되는 칩이다.
상술한 바와 같이 a시퀀스와 b시퀀스가 직교하므로 PSC와 SSC도 서로 직교한다. 상기 계산에 의해 하향링크 스크램블링 코드는 0부터 262,142까지 총 262,143(218-1)개의 스크램블링 코드가 발생될 수 있다. 그러나 모든 스크램블링 코드가 사용되지는 않는다. 스크램블링 코드가 512개의 세트(set)로 나뉘고, 각 세트는 1개의 제1 스크램블링 코드(Primary scrambling code)와 15개의 제2 스크램블링 코드(Secondary scrambling code)들로 구성된다. 그 중 코드 포착과 관계가 있는 코드는 제1 스크램블링 코드로서 다음과 같이 구성된다.
primary scrambling code(n)=16*i 여기서, i=0 ~ 511
제1 스크램블링 코드 세트는 64개의 스크램블링 코드 그룹으로 나뉜다. 또한 각 그룹은 8 개의 제1 스크램블링 코드로 구성된다. 따라서, j번째 스크램블링 코드 그룹은 제1 스크램블링 코드 16*8*j+16*k이다. 여기서j=0..63, k=0..7이다. 각 셀은 하나의 제1 스크램블링 코드가 할당된다. 3단계 셀 탐색 과정들이 수행되면, 각 셀에 할당된 상기 제1 스크램블링 코드 정보가 획득되어 이동 단말은 셀에 동기 화될 수 있다.
이하, 본 발명의 주파수 오차에 민감하지 않은 셀 탐색을 위하여 제2 단계 셀탐색 과정에 직교성을 가지는 PSC 및 SSC를 이용하여 셀 탐색을 수행하는 과정에 대하여 실시예들에 따라 자세하게 설명한다.
<제1 실시예>
도 3은 본 발명의 일실시예에 따른 제2 탐색기의 구조를 도시하는 도면이고, 도 4는 본 발명에 적용되는 고속 하다마드 변환 연산기의 구조를 도시하는 도면이고, 도 5는 본 발명의 일실시예에 따른 내적 수행을 위한 상관관계를 도시하는 도면이며, 도 8은 본 발명의 일실시예에 따른 제2 탐색 과정을 도시하는 흐름도이다.
도 3 내지 도 5 및 도 8을 참조하면, 본 발명의 제2 단계 탐색기는, 제2 동기코드 상관기(Secondary Synchronization code correlation, 이하 'SSC 상관기'라 칭함)(310), 제1 동기코드 상관기(PSC correlation, 이하 'PSC 상관기'라 칭함)(320), 내적기(Dot product)(330), 메모리(340), SSC디코더(350), 및 최대값 검출기(360)로 구성될 수 있으며, 상기 z-시퀀스 상관기(310)는 z-시퀀스 생성기(311), 곱셈기(312), 누적기(314), 고속 하다마드 변환 연산기(Fast Hadamard Transform, 이하 'FHT'라 칭함)(316)로 구성되고, 상기 제1 동기코드 상관기(320)는 제1 동기코드(Primary synchronization code: PSC) 생성기(321), 곱셈기(322), 및 누적기(324)로 구성될 수 있다.
2단계 탐색이 시작되면 z-시퀀스 상관기(310)는 슬롯 경계로부터 수신신호와 z-시퀀스를 칩단위로 곱하고 곱해진 결과를 16칩동안 누적한 후 하다마드 시퀀스 상관을 수행하여 16개의 시퀀스에 대한 상관 결과를 출력한다. SSC 상관 구간동안 z-시퀀스 상관기(310)에서 z-시퀀스 및 하다마드 시퀀스에 대해 상관이 수행되는 동안 PSC 상관기(320)에서도 PSC에 대해 상관이 수행된다. 자세하게 설명하면, 제2 동기 상관기(310)는 제1 단계 셀탐색 과정에서 검출된 슬롯 타이밍을 이용하여 매 슬롯마다 최초 256칩(Chip) 동안(즉, SCH구간)의 수신 신호와 16개의 SSC간의 상관을 구한다. SSC가 z-시퀀스(Sequence)와 하다마드 시퀀스의 곱으로 구성되어 있으므로 z-시퀀스 및 하다마드 시퀀스에 의해 수신신호에 대하여 SSC의 상관을 수행한다. 즉, 805 단계에서 신호가 입력되면, Z-시퀀스 생성기(311)가 810 단계에서 소정의 Z-시퀀스를 생성하여 출력하고, 곱셈기(312)는 815 단계에서 매 슬롯 경계로부터 256칩에 해당하는 수신신호와 상기 Z-시퀀스 생성기(311)로부터의 Z-시퀀스를 곱해 역확산하여 출력한다. 즉, 상기 곱셈기(312)는 수신신호에서 Z-시퀀스를 제거하여 출력한다. 누적기(314)는 820 단계에서 상기 곱셈기(312)로부터의 역확산 신호를 16칩 단위로 누적하여 길이 16의 시퀀스를 출력한다. FHT(316)는 825 단계에서 누적기(314)로부터의 길이 16의 시퀀스를 4단의 고속 하다마드 변환을 수행하여 16개의 SSC들에 대한 상관값들을 출력한다. 여기서, 상기 FHT(316)의 상세 구성은 도 4와 같다. 도 4에 도시된 바와 같이, FHT(316)는 상당히 많은 가산기(adder)들을 이용해 구현될 수 있다.
PSC 생성기(321)는 830 단계에서 1단계 탐색 과정에서 사용된 PSC를 생성하 여 출력한다. 곱셈기(322)는 835 단계에서 매 슬롯 경계로부터 256칩에 해당하는 수신신호와 상기 PSC 생성기(321)로부터의 PSC를 곱해 역확산하여 출력한다. 즉, 상기 곱셈기(322)는 수신신호에서 PSC를 제거하여 출력한다. 누적기(324)는 840 단계에서 곱셈기(322)로부터의 역확산 신호를 256칩 단위로 누적하여 출력한다.
내적기(330)는 850 단계에서 FHT(316) 및 누적기(324)로부터의 16개의 SSC 상관값들과 PSC 상관값에 대한 16개의 내적을 구한다. SSC 상관값 및 PSC 상관값에 대한 내적은 도 5 및 하기 <수학식 5>와 같이 정의될 수 있다.
Figure 112008063980918-pat00002
Figure 112008063980918-pat00003
도 5 및 <수학식 5>에서 A는 PSC 상관 결과값이고, Bi는 i번 SSC 상관 결과값을 나타낸다(i=1..16). P-SCH와 S-SCH는 동시에 전송되어 같은 채널 응답을 거치므로 수신되는 위상도 동일하다. 즉, 잡음이 없는 경우 상기 <수학식 5>에서 두 채널의 위상차는 0이다. 따라서 상기 <수학식 5>와 같이 내적 결과가 위상에 관계없이 수신신호와 PSC의 상관크기 및 수신신호와 SSC의 상관크기만으로 획득될 수 있다.
메모리(340), SSC 디코더(350), 및 최대값 검출부(360)는 내적기(330)로부터 출력되는 SSC 상관 결과로부터 제2 단계 탐색에서 검출되는 프레임 동기 정보 즉, 스크램블링 그룹번호 및 프레임 경계정보를 검출한다. 자세하게 설명하면, 메모 리(340)는 855 단계에서 내적을 통해 구해진 16개의 SSC에 대한 상관 결과를 슬롯별로 저장한다. 하나 이상의 프레임(Frame)에 이용되는 경우 각 프레임의 동일한 슬롯 위치에 해당하는 상관 결과값을 더한 값이 저장된다. 메모리(340)는 각 프레임의 동일한 슬롯 위치에 해당하는 값들이 누적되도록 하는 '프레임와이즈 축적 제어(Framewise accumulation control)'를 받는다. 따라서, 본 발명에서는 SSC 상관 결과가 동기식으로 누적되므로 종래의 에너지 누적에 의한 방식에서보다 우수한 성능이 획득될 수 있다. SSC 디코더(SSC sequence decoding)(350)는 860 단계에서 모든 슬롯의 SSC 상관 에너지 중에서 S-SCH 코드워드를 참조하여 매 슬롯마다 S-SCH 코드워드가 지시하는 SSC의 상관값을 추출하여 누적한다. 최대값 검출부(360)는 865 단계에서 누적값들 중에서 최대 누적값을 가지는 코드워드와 그에 대한 사이클릭 쉬프트(Cyclic Shift) 횟수를 검출한다. 검출된 코드워드와 사이클릭 쉬프트 횟수에 따라 스크램블링코드 그룹번호 및 프레임 경계정보가 획득될 수 있다.
상술한 바와 같이 최종 SSC 상관 결과는 주파수 오차에 상관없이 수신신호와 PSC의 상관크기 및 수신신호와 SSC의 상관크기에만 의존한다. 따라서 주파수 오차에 민감하지 않은 셀 탐색이 수행될 수 있다. 그런데, 제1 실시예는 256칩 단위로 계산하므로 주파수 오차가 심각한 환경에서는 하나의 SCH구간 내에서의 위상변화로 인하여 상기 상관크기값들이 작아질 수 있다. 이런 경우 하나의 SCH구간을 나누어 즉, 상관 주기를 줄임으로써 상관 크기값이 작아지는 것을 방지할 수 있다. 이에 대해 하기 <제2 실시예>에서 자세하게 설명한다.
<제2 실시예>
도 6은 본 발명의 다른 실시예에 따른 제2 탐색기의 구조를 도시하는 도면이고, 도 9는 본 발명의 다른 실시예에 따른 제2 탐색 과정을 도시하는 흐름도이다.
도 6 및 도 9를 참조하면, 본 발명의 제2단계 탐색기는, SSC 상관기(Secondary Synchronization code correlation)(610), PSC 상관기(PSC correlation)(620), 내적기(Dot product)(630), FHT(640), 메모리(650), SSC 디코더(660), 및 최대값 검출기(670)로 구성될 수 있으며, 상기 z-시퀀스 상관기(610)는 z-시퀀스 생성기(611), 곱셈기(612), 누적기(614)로 구성되고, 상기 PSC 상관기(620)는 PSC 생성기(621), 곱셈기(622), 및 누적기(624)로 구성될 수 있다.
앞서 설명하였듯이 PSC를 구성하는 a 시퀀스와 SSC를 구성하는 b 시퀀스는 길이가 16이고 서로 직교하므로 PSC와 SSC에 대하여 각각 16칩 단위로 상관을 수행할 수 있다. 다시 말해서, 2단계 탐색이 시작되면 z-시퀀스 상관기(610)는 슬롯 경계로부터 수신신호와 z-시퀀스를 칩단위로 곱하고 곱해진 결과를 16칩동안 누적한다. PSC 상관기(620)는 슬롯 경계로부터 수신신호와 PSC를 칩단위로 곱하고 곱해진 결과를 16칩동안 누적한다. 자세히 설명하면, 905 단계에서 신호가 입력되면 Z-시퀀스 생성기(611)가 910 단계에서 소정의 Z-시퀀스를 생성하여 출력하고, 곱셈기(612)는 915 단계에서 매 슬롯 경계로부터 256칩에 해당하는 수신신호와 상기 Z-시퀀스 생성기(611)로부터의 Z-시퀀스를 곱해 역확산하여 출력한다. 즉, 상기 곱셈기(612)는 수신신호에서 Z-시퀀스를 제거하여 출력한다. 누적기(614)는 920 단계에 서 상기 곱셈기(612)로부터의 역확산 신호를 16칩 단위로 누적하여 길이 16의 시퀀스를 출력한다. 한편, PSC 생성기(621)는 930 단계에서 1단계 탐색 과정에서 사용된 PSC를 생성하여 출력한다. 곱셈기(622)는 935 단계에서 매 슬롯 경계로부터 256칩에 해당하는 수신신호와 상기 PSC 생성기(621)로부터의 PSC를 곱해 역확산하여 출력한다. 즉, 상기 곱셈기(622)는 수신신호에서 PSC를 제거하여 출력한다. 누적기(624)는 940 단계에서 곱셈기(622)로부터의 역확산 신호를 16칩 단위로 누적하여 길이 16의 시퀀스를 출력한다. 여기에서 16칩 동안에 주파수 오차에 의한 위상 변화는 거의 없다고 가정할 수 있다.
내적기(630)는 950 단계에서 누적기(614) 및 누적기(624)로부터의 SSC 상관값들 및 PSC 상관값에 대하여 내적을 구한다. SSC 상관값들과 PSC 상관값에 대한 내적은 도 5 및 상기 <수학식 5>에서 설명한 바와 같이 계산될 수 있다. SSC 상관값 및 PSC 상관값에 대한 내적을 구하는 방법은 <제1 실시예>에서 설명한 바와 동일하므로 여기에서의 자세한 설명은 생략한다.
도 5 및 <수학식 5>에서 설명한 바와 같이 P-SCH와 S-SCH는 동시에 전송되어 같은 채널 응답을 거치므로 수신되는 위상도 동일하다. 즉, 잡음이 없는 경우 상기 <수학식 5>에서 두 채널의 위상차는 0이므로 SSC 상관값들 및 PSC 상관값에 대한 내적을 구함으로써 위상이 제거된다. 이렇게 위상이 제거된 내적된 값을 내적기(630)가 출력하면, FHT(640)는 955 단계에서 16칩 단위의 내적값에 대하여 하다마드 시퀀스 상관을 수행하여 최종 16개의 SSC 시퀀스에 대한 상관 결과를 출력한다.
메모리(650), SSC 디코더(660), 및 최대값 검출부(670)는 FHT(640)로부터 출력되는 SSC 상관 결과로부터 제2 단계 탐색에서 검출되는 프레임 동기 정보 즉, 스크램블링 그룹번호 및 프레임 경계정보를 검출한다. 자세하게 설명하면, 메모리(650)는 960 단계에서 FHT(640)로부터 출력된 16개의 SSC에 대한 상관 결과를 슬롯별로 저장한다. 하나 이상의 프레임(Frame)에 이용되는 경우 각 프레임의 동일한 슬롯 위치에 해당하는 상관 결과값을 더한 값이 저장된다. 메모리(650)는 각 프레임의 동일한 슬롯 위치에 해당하는 값들이 누적되도록 하는 '프레임와이즈 축적 제어(Framewise accumulation control)'를 받는다. 따라서, 본 발명에서는 SSC 상관 결과가 동기식으로 누적되므로 종래의 에너지 누적에 의한 방식에서보다 우수한 성능이 획득될 수 있다. SSC 디코더(SSC sequence decoding)(660)는 965 단계에서 모든 슬롯의 SSC 상관 에너지 중에서 S-SCH 코드워드를 참조하여 매 슬롯마다 S-SCH 코드워드가 지시하는 SSC의 상관값을 추출하여 누적한다. 최대값 검출부(670)는 970 단계에서 누적값들 중에서 최대 누적값을 가지는 코드워드와 그에 대한 사이클릭 쉬프트(Cyclic Shift) 횟수를 검출한다. 검출된 코드워드와 사이클릭 쉬프트 횟수에 따라 스크램블링코드 그룹번호 및 프레임 경계정보가 획득될 수 있다.
상술한 바와 같이 최종 SSC 상관 결과는 주파수 오차에 상관없이 수신신호와 PSC의 상관크기 및 수신신호와 SSC의 상관크기에만 의존한다. 따라서 주파수 오차에 민감하지 않은 셀 탐색이 수행될 수 있다. 또한, 상관을 수행하는 주기 또한 16칩단위로 적으므로 상관 크기값이 작아지지 않으므로 주파수 오차가 매우 큰 환경에서도 우수한 성능을 발휘할 수 있다.
또한, 상기 <제1 실시예> 및 상기 <제2 실시예>에서의 장점들을 가지도록 혼합된 형태의 제2 탐색기의 구조도 가정할 수 있다. 이에 대해 <제3 실시예>에서 자세하게 설명한다.
<제3 실시예>
도 7은 본 발명의 또 다른 실시예에 따른 제2 탐색기의 구조를 도시하는 도면이고, 도 10은 본 발명의 또 다른 실시예에 따른 제2 탐색 과정을 도시하는 흐름도이다.
도 7 및 도 10을 참조하면, 본 발명의 제2단계 탐색기는, SSC 상관기(Secondary Synchronization code correlation)(710), PSC 상관기(PSC correlation)(720), 내적기(Dot product)(730), 제2 FHT(740), 메모리(750), SSC디코더(760), 및 최대값 검출기(770)로 구성될 수 있으며, 상기 z-시퀀스 상관기(710)는 z-시퀀스 생성기(711), 곱셈기(712), 누적기(714), 및 제1 FHT(716)로 구성되고, 상기 PSC 상관기(720)는 PSC 생성기(721), 곱셈기(722), 및 누적기(724)로 구성될 수 있다.
앞서 설명하였듯이 PSC를 구성하는 a 시퀀스와 SSC를 구성하는 b 시퀀스는 길이가 16이고 서로 직교하므로 PSC와 SSC에 대하여 각각 16칩 단위로 상관을 수행할 수 있다. 다시 말해서, 2단계 탐색이 시작되면 z-시퀀스 상관기(710)는 슬롯 경계로부터 수신신호와 z-시퀀스를 칩단위로 곱하고 곱해진 결과를 16칩동안 누적한 후 하다마드 시퀀스 상관을 수행하여 16개의 시퀀스에 대한 상관 결과를 출력한다. 자세히 설명하면, 1005 단계에서 신호가 입력되면 Z-시퀀스 생성기(711)가 1010 단계에서 소정의 Z-시퀀스를 생성하여 출력하고, 곱셈기(712)는 1015 단계에서 매 슬롯 경계로부터 256칩에 해당하는 수신신호와 상기 Z-시퀀스 생성기(711)로부터의 Z-시퀀스를 곱해 역확산하여 출력한다. 즉, 상기 곱셈기(712)는 수신신호에서 Z-시퀀스를 제거하여 출력한다. 누적기(714)는 1020 단계에서 상기 곱셈기(712)로부터의 역확산 신호를 16칩 단위로 누적하여 길이 16의 시퀀스를 출력한다. 제1 FHT(716)는 1025 단계에서 누적기(714)로부터의 길이 16의 시퀀스를 4단 중 해당하는 단(stage0~(4-k))까지의 고속 하다마드 변환하여 16개의 SSC들에 대한 상관값들을 출력한다. 여기에서, 상기 제1 FHT(716)은 도 4와 같은 구성에서 해당하는 단까지로 구성될 수 있다. 즉, 제1 FHT(716)은 고속 하다마드 변환을 수행하는 도 4의 FHT 수행 과정 중 1차 부분으로써 (4-k)단(Stage)까지 수행한다. 나머지 단계는 제2 FHT(740)에서 수행된다. 상기 k는 PSC 상관기(720)의 누적기(724)에서 누적되는 PSC 칩 단위에 의존되는데, 상기 PSC 칩 단위는 16의 N배(N=2(4-k)(k=0, 1, 2, 3, 4))로 선택될 수 있다. 이에 대해서는 후술한다.
한편, PSC 생성기(721)는 1030 단계에서 1단계 탐색 과정에서 사용된 PSC를 생성하여 출력한다. 곱셈기(722)는 1035 단계에서 매 슬롯 경계로부터 256칩에 해당하는 수신신호와 상기 PSC 생성기(721)로부터의 PSC를 곱해 역확산하여 출력한다. 즉, 상기 곱셈기(722)는 수신신호에서 PSC를 제거하여 출력한다. 누적기(724)는 1040 단계에서 곱셈기(622)로부터의 역확산 신호를 설정된 칩 단위로 누적하여 길이 16의 시퀀스를 출력한다.
여기에서 설정된 칩 단위는 N*16이 될 수 있으며, N=2(4-k)(k=0, 1, 2, 3, 4)이다. 만약 설정된 칩 단위가 256이면, N=16이고, N=2(4-k)(k=0, 1, 2, 3, 4)이므로, k=0 이다. k=0이면, 상기 제1 FHT(716)에서 수행되는 고속 하다마드 변환의 단(4-k)이 4이므로, 상술한 <제1 실시예>에서와 같이 제1 FHT(716)이 4단의 FHT를 수행한다. 따라서 이런 경우 제1 FHT(716)에서 4단의 FHT를 수행하므로, 제2 FHT(740)에서는 FHT를 수행하지 않는다. 또한, 만약 설정된 칩 단위가 16이면, N=1이고, N=2(4-k)(k=0, 1, 2, 3, 4)이므로, k=4 이다. k=4이면, 상기 제1 FHT(716)에서 수행되는 FHT의 단(4-k)이 0이므로, 상술한 <제2 실시예)에서와 같이 상기 제1 FHT(716)는 FHT의 변환을 수행하지 않고, 제2 FHT(740)에서 4단의 FHT를 수행한다. 이런 식으로, k의 값이 0, 1, 2, 3, 및 4 중에서 하나가 설정되면 제1 FHT(716) 및 제2 FHT(740)에서 수행되는 FHT의 단(stage)이 결정될 수 있고, 이에 따라 제1 FHT(716) 및 제2 FHT(740)에서 해당하는 각 단계의 FHT를 수행한다.
내적기(730)는 1050 단계에서 제1 FHT(716) 또는 누적기(714), 및 누적기(724)로부터의 SSC 상관값들과 PSC 상관값에 대하여 내적을 구한다. SSC 상관값 및 PSC 상관값에 대한 내적은 도 5 및 상기 <수학식 5>에서 설명한 바와 같이 계산될 수 있다. SSC 상관값 및 PSC 상관값에 대한 내적을 구하는 방법은 <제1 실시예>에서 설명한 바와 동일하므로 여기에서의 자세한 설명은 생략한다.
도 5 및 <수학식 5>에서 설명한 바와 같이 P-SCH와 S-SCH는 동시에 전송되어 같은 채널 응답을 거치므로 수신되는 위상도 동일하다. 즉, 잡음이 없는 경우 상기 <수학식 5>에서 두 채널의 위상차는 0이므로 SSC 상관값들 및 PSC 상관값에 대한 내적을 구함으로써 위상이 제거된다. 이렇게 위상이 제거된 내적된 값을 내적기(730)가 출력하면, 제2 FHT(740)는 1055 단계에서 16칩 단위의 내적값에 대하여 제1 FHT(716)에서 수행하지 않은 단계(stage (4-k)~4)의 하다마드 시퀀스 상관을 수행하여 최종 16개의 SSC 시퀀스에 대한 상관 결과를 출력한다.
메모리(750), SSC 디코더(760), 및 최대값 검출부(770)는 내적기(730) 또는 FHT(740)로부터 출력되는 SSC 상관 결과로부터 제2 단계 탐색에서 검출되는 프레임 동기 정보 즉, 스크램블링 그룹번호 및 프레임 경계정보를 검출한다. 자세하게 설명하면, 메모리(750)는 1060 단계에서 FHT(740)로부터 출력된 16개의 SSC에 대한 상관 결과를 슬롯별로 저장한다. 하나 이상의 프레임(Frame)에 이용되는 경우 각 프레임의 동일한 슬롯 위치에 해당하는 상관 결과값을 더한 값이 저장된다. 메모리(750)는 각 프레임의 동일한 슬롯 위치에 해당하는 값들이 누적되도록 하는 '프레임와이즈 축적 제어(Framewise accumulation control)'를 받는다. SSC 디코더(SSC sequence decoding)(760)는 1065 단계에서 모든 슬롯의 SSC 상관 에너지 중에서 S-SCH 코드워드를 참조하여 매 슬롯마다 S-SCH 코드워드가 지시하는 SSC의 상관값을 추출하여 누적한다. 최대값 검출부(770)는 1070 단계에서 누적값들 중에서 최대 누적값을 가지는 코드워드와 그에 대한 사이클릭 쉬프트(Cyclic Shift) 횟수를 검출한다. 검출된 코드워드와 사이클릭 쉬프트 횟수에 따라 스크램블링코드 그룹번호 및 프레임 경계정보가 획득될 수 있다.
상술한 바와 같이 주파수 오차 정도 등 환경에 따라 가변적으로 제2 단계 셀탐색을 수행함으로써 주파수 오차에 상관없이 우수한 성능의 셀탐색을 수행할 수 있다.
한편 본 명세서와 도면에 개시된 본 발명의 실시예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것을 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
도 1은 종래 기술에 따른 제2 탐색기의 구조를 도시하는 도면.
도 2는 일반적인 UMTS의 동기 채널(SCH)의 구조를 도시한 도면.
도 3은 본 발명의 일실시예에 따른 제2 탐색기의 구조를 도시하는 도면.
도 4는 본 발명에 적용되는 고속 하다마드 변환 연산기의 구조를 도시하는 도면.
도 5는 본 발명의 일실시예에 따른 내적 수행을 위한 상관관계를 도시하는 도면.
도 6은 본 발명의 다른 실시예에 따른 제2 탐색기의 구조를 도시하는 도면.
도 7은 본 발명의 또 다른 실시예에 따른 제2 탐색기의 구조를 도시하는 도면.
도 8은 본 발명의 일실시예에 따른 제2 탐색 과정을 도시하는 흐름도.
도 9는 본 발명의 다른 실시예에 따른 제2 탐색 과정을 도시하는 흐름도.
도 10은 본 발명의 또 다른 실시예에 따른 제2 탐색 과정을 도시하는 흐름도.

Claims (20)

  1. 비동기 방식의 이동통신 시스템에서 셀 탐색 장치에 있어서,
    매 슬롯의 경계로부터 1심볼 구간에 해당하는 수신신호를 z-시퀀스로 역확산하는 제2 동기코드 상관기(SSC 상관기)와,
    상기 수신신호를 제1 동기코드(PSC)로 역확산하는 제1 동기코드 상관기(PSC 상관기)와,
    상기 SSC 상관기로부터의 신호(SSC 상관값) 및 상기 PSC 상관기로부터의 신호(PSC 상관값)에 대하여 내적을 수행하여 제2 동기코드(SSC)에 대한 상관 결과를 출력하는 내적기와,
    상기 상관 결과로부터 프레임 동기 정보를 검출하는 프레임 동기 검출기를 포함하고,
    상기 내적기는 상기 SSC 상관값 및 상기 PSC 상관값에 대하여 하기 <수학식 6>에 의해 내적을 수행하고, 상기 SSC 상관값 및 상기 PSC 상관값은 서로 직교함을 특징으로 하는 셀 탐색 장치
    Figure 112014087314710-pat00016
    , A는 PSC 상관 결과값, Bi는 i번 SSC 상관 결과값(i=1..16).
  2. 제 1항에 있어서,
    상기 SSC 상관기는 상기 확산된 신호를 16칩 단위로 누적하는 제2 누적기를 더 포함하고,
    상기 PSC 상관기는 상기 확산된 신호를 16칩의 N배(N은 자연수) 단위로 누적하는 제1 누적기를 더 포함함을 특징으로 하는 셀 탐색 장치.
  3. 제 2항에 있어서, 상기 N은
    24-k(k=0, 1, 2, 3, 4)임을 특징으로 하는 셀 탐색 장치.
  4. 제 3항에 있어서,
    상기 k가 0인 경우, 상기 SSC 상관기는,
    상기 누적된 신호에 대하여 4단(stage) 하다마드 시퀀스 상관을 수행하는 4단의 고속 하다마드 변환 연산기를 더 포함함을 특징으로 하는 셀 탐색 장치.
  5. 제 3항에 있어서, 상기 k가 4인 경우,
    상기 내적기로부터 출력된 상관 결과값에 대하여 4단 하다마드 시퀀스 상관을 수행하는 4단의 고속 하다마드 변환 연산기를 더 포함함을 특징으로 하는 셀 탐색 장치.
  6. 제 3항에 있어서, 상기 k가 1, 2, 및 3 중의 하나인 경우,
    상기 SSC 상관기는 상기 누적된 신호에 대하여 해당하는 단계의 하다마드 시 퀀스 상관을 수행하는 제1 고속 하다마드 변환 연산기와,
    상기 내적기로부터 출력된 상관 결과값에 대하여 해당하는 단계의 하다마드 시퀀스 상관을 수행하는 제2 고속 하다마드 변환 연산기를 더 포함함을 특징으로 하는 셀 탐색 장치.
  7. 삭제
  8. 제 1항에 있어서, 상기 SSC 상관기는,
    상기 z-시퀀스를 생성하는 z-시퀀스 생성기와,
    상기 수신된 신호와 상기 z-시퀀스를 칩단위로 곱하여 역확산하는 곱셈기를 포함함을 특징으로 하는 셀 탐색 장치.
  9. 제 8항에 있어서, 상기 PSC 상관기는,
    상기 PSC 시퀀스를 생성하는 PSC 생성기와,
    상기 수신된 신호와 상기 PSC를 칩단위로 곱하여 역확산하는 곱셈기를 포함함을 특징으로 하는 셀 탐색 장치.
  10. 제 9항에 있어서, 상기 프레임 동기 검출기는,
    상기 내적기로부터 출력되는 SSC에 대한 상관 결과를 슬롯(Slot) 별로 수집하여 저장하는 메모리와,
    미리 정해진 개수의 슬롯구간들 동안 저장된 값들 중에서 제2 동기채널 코드워드를 참조하여 해당하는 SSC의 상관값을 추출하여 누적하는 SSC 디코더와,
    상기 누적된 SSC의 상관값들 중에서 최대 누적값을 가지는 코드워드를 검출하여 스크램블링 코드그룹 및 프레임 경계에 대한 정보를 획득하는 검출부를 포함함을 특징으로 하는 셀 탐색 장치.
  11. 비동기 방식의 이동통신 시스템에서 셀 탐색 방법에 있어서,
    매 슬롯의 경계로부터 1심볼 구간에 해당하는 수신신호를 z-시퀀스로 역확산하는 제2 동기코드(SSC) 상관과정과,
    상기 수신신호를 제1 동기코드(PSC)로 역확산하는 제1 동기코드(PSC) 상관과정과,
    상기 상관된 SSC(SSC 상관값) 및 상기 상관된 PSC(PSC 상관값)에 대하여 내적을 수행하여 SSC에 대한 상관 결과를 출력하는 과정과,
    상기 상관 결과로부터 프레임 동기 정보를 검출하는 과정을 포함하고,
    상기 SSC 상관값 및 상기 PSC 상관값은 서로 직교하며, 상기 SSC 상관값 및 상기 PSC 상관값에 대하여 하기 <수학식 7>에 의해 내적을 수행함을 특징으로 하는 셀 탐색 방법
    Figure 112014087314710-pat00017
    , A는 PSC 상관 결과값, Bi는 i번 SSC 상관 결과값(i=1..16).
  12. 제 11항에 있어서, 상기 SSC 상관 과정은 상기 확산된 신호를 16칩 단위로 누적하는 과정을 더 포함하고,
    상기 PSC 상관 과정은 상기 확산된 신호를 16칩의 N배(N은 자연수) 단위로 누적하는 과정을 더 포함함을 특징으로 하는 셀 탐색 방법.
  13. 제 12항에 있어서, 상기 N은
    24-k(k=0, 1, 2, 3, 4)임을 특징으로 하는 셀 탐색 방법.
  14. 제 13항에 있어서,
    상기 k가 0인 경우, 상기 SSC를 상관하는 과정은,
    상기 누적된 신호에 대하여 4단(stage) 하다마드 시퀀스 상관을 수행하는 과정을 더 포함함을 특징으로 하는 셀 탐색 방법.
  15. 제 13항에 있어서, 상기 k가 4인 경우,
    상기 내적 수행 후 출력된 상관 결과값에 대하여 4단 하다마드 시퀀스 상관을 수행하는 과정을 더 포함함을 특징으로 하는 셀 탐색 방법.
  16. 제 13항에 있어서, 상기 k가 1, 2, 및 3 중의 하나인 경우,
    상기 SSC 상관 과정은 상기 누적된 신호에 대하여 해당하는 단계의 하다마드 시퀀스 상관을 수행하는 제1 고속 하다마드 변환 과정을 더 포함하고,
    상기 내적 수행 후 출력된 SSC 상관 결과값에 대하여 하다마드 시퀀스 상관을 수행하는 제2 고속 하다마드 변환 과정을 더 포함함을 특징으로 하는 셀 탐색 방법.
  17. 삭제
  18. 제 11항에 있어서, 상기 SSC를 상관하는 과정은,
    상기 z-시퀀스를 생성하는 과정과,
    상기 수신된 신호와 상기 z-시퀀스를 칩단위로 곱하여 역확산하는 과정을 포함함을 특징으로 하는 셀 탐색 방법.
  19. 제 18항에 있어서, 상기 PSC를 상관하는 과정은,
    상기 PSC 시퀀스를 생성하는 과정과,
    상기 수신된 신호와 상기 PSC를 칩단위로 곱하여 역확산하는 과정을 포함함을 특징으로 하는 셀 탐색 방법.
  20. 제 19항에 있어서, 상기 프레임 동기 정보 검출 과정은,
    상기 SSC에 대한 상관 결과를 슬롯(Slot) 별로 수집하여 저장하는 과정과,
    미리 정해진 개수의 슬롯구간들 동안 저장된 값들 중에서 제2 동기채널 코드워드를 참조하여 해당하는 SSC의 상관값을 추출하여 누적하는 과정과,
    상기 누적된 SSC의 상관값들 중에서 최대 누적값을 가지는 코드워드를 검출하여 스크램블링 코드그룹 및 프레임 경계에 대한 정보를 획득하는 과정을 더 포함함을 특징으로 하는 셀 탐색 방법.
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