KR100618331B1 - 이동통신시스템에서 초기 탐색 장치 및 방법 - Google Patents

이동통신시스템에서 초기 탐색 장치 및 방법 Download PDF

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Abstract

본 발명은 비동기 방식의 이동통신시스템에서 초기 탐색 장치에 관한 것으로, 매 슬롯경계로부터 1심볼 구간에 해당하는 수신신호를 Z-시퀀스로 역확산하여 길이 16의 시퀀스를 출력하는 Z-시퀀스 상관부와, 상기 Z-시퀀스 상관부로부터의 상기 길이 16의 시퀀스를 저장하며, 상기 길이 16의 시퀀스를 심볼 주기로 소정 회수 반복하여 출력하는 저장부와, 길이 16의 하다마드 시퀀스들을 순차로 발생하는 하다마드 시퀀스 생성기와, 상기 저장부로부터의 상기 길이 16의 시퀀스와 상기 하다마드 시퀀스 생성기로부터의 상기 하다마드 시퀀스를 곱하여 16개의 상관값들을 출력하는 SSC(Secondary Synchronization Code)상관부를 포함한다. 이와 같은 본 발명은 FHT연산기 대신에 2개의 상관기들을 이용해 16개의 SSC에 대한 상관을 수행하기 때문에 하드웨어 크기를 현저히 줄일 수 있는 이점이 있다
UMTS, 탐색, SSC, 동기채널, 상관기, FHT

Description

이동통신시스템에서 초기 탐색 장치 및 방법{APPARATUS AND METHOD FOR INITIAL SEARCH IN MOBILE COMMUNICATION SYSTEM}
도 1은 UMTS 통신시스템에서 SCH와 CPICH의 전송 구조를 도시하는 도면.
도 2는 종래기술에 따른 UMTS 통신시스템에서 제2단계 탐색기의 구성을 도시하는 도면.
도 3은 도 2의 FHT연산기(203)의 상세 구성을 도시하는 도면.
도 4는 본 발명의 실시예에 따른 UMTS 통신시스템에서 제2단계 탐색기의 구성을 도시하는 도면.
도 5는 본 발명에 따른 제2단계 탐색의 SSC 상관에 대한 타이밍도를 도시하는 도면.
본 발명은 코드분할다중접속(CDMA : Code Division Multiple Access)방식의 통신시스템에서 초기 탐색 장치 및 방법에 관한 것으로, 특히 비동기 방식의 이동 통신시스템에서 스크램블링 코드그룹을 획득하기 위한 탐색 장치 및 방법에 관한 것이다.
일반적으로, 코드분할다중접속(CDMA : Code Division Multiple Access) 이동통신시스템, 일 예로 IS-95 시스템에서 동작하는 이동국(MS : Mobile Station)은 파워 온(Power On)시 의사잡음(PN : Pseudo Noise) 코드 타이밍을 획득하는 초기 셀 탐색을 수행한다. 상기 의사잡음 코드는 순방향 파일럿 채널(forward pilot channel)을 통해 기지국내 모든 이동국들에게 전송된다. 상기 순방향 파일럿 채널은 변조되지 않은 데이터를 의사잡음 코드를 이용해 확산한 채널로서, 이동국은 상기 파일럿 채널을 이용해서 동기 획득(synchronization acquisition), 채널 추정(channel estimation) 및 기지국 구분을 수행한다.
이와 같은 IS-95 시스템은 3세대 이동통신시스템으로 진화하였고, 상기 3세대 이동통신시스템 중 하나가 UMTS(Universal Mobile Telecommunication System)이다. UMTS(Universal Mobile Telecommunication Services) 시스템은 유럽의 GSM(Global System for Mobile communication)을 바탕으로 CDMA(Code Division Multiple Access) 기술을 결합한 3세대 이동통신 시스템이다. 3GPP(3 Generation Partnership Project)에서 표준화를 주도하고 있는 이 시스템은 기존 2세대 시스템에 비하여 최대 2Mbps에 이르는 고속 데이터/멀티미디어 서비스를 효율적으로 제공할 수 있으며, 세계적으로 널리 사용될 것으로 예상되어 어디에서든 사용될 수 있는 국제적 로밍(roaming) 기능을 제공할 수 있다. 다른 3세대 시스템 규격인 cdma2000 시스템과 비교할 때 동기화에 GPS(Global Positioning System)를 사용하 지 않는 것이 큰 차이점이며, 이로 인해 비동기식 시스템이라 불린다.
그러면, 이하에서 상기 UMTS 시스템에서의 초기 탐색에 대해 살펴보기로 한다.
UMTS는 기지국마다 서로 다른 하향링크(downlink) 스크램블링 코드를 할당한다. 하향링크 스크램블링 코드는 제1 스크램블링 코드(primary scrambling code)와 제2 스크램블링 코드(secondary scrambling code)가 있으며, 코드포착과 관련된 것은 제1 스크램블링 코드이다. 하기에서는 상기 제1스크램블링 코드를 스크램블링 코드라 칭하기로 한다. 상기 스크램블링 코드는 512개를 이용하는데 이를 다시 64개의 그룹으로 나누어 각 그룹에는 8개의 코드를 할당한다.
한편, 기지국은 스크램블링 코드와는 별도로 동기코드(synchronization code)로 확산된 SCH( Synchronization Channel : 동기채널)을 전송한다. SCH에는 P-SCH(Primary-SCH : 제1동기채널)와 S-SCH(Secondary-SCH : 제2동기채널)가 있으며, P-SCH는 슬롯동기 정보를 제공하고 S-SCH는 프레임동기(코드위상동기)와 스크램블링 코드그룹 정보를 제공하는 역할을 한다. SCH로부터 상기의 정보들을 획득하면 이동국에서는 CPICH(Common Pilot Channel : 공통파일럿채널)를 이용하여 최종 스크램블링 코드를 식별한다.
즉, 상기한 바와 같이, 제1동기채널, 제2동기채널을 통해 스크램블링 코드그룹과 프레임동기에 대한 정보를 획득할수 있다. 프레임 주기와 스크램블링 주기는 동일하므로 프레임 동기가 이루어지면 코드 위상 정보도 함께 획득된다. 이 경우, 이동국은 코드그룹내의 속한 8개의 스크램블링 코드들중에서 어느 것이 자신의 기 지국의 스크램블링 코드인지를 알지 못하므로 코드 동기는 완전히 이루어지지 않은 상태이다. 따라서 코드그룹 내에 속한 8개의 스크램블링 코드들에 대해 상관을 수행한후 가장 큰 상관에너지를 갖는 스크램블링 코드를 선택한다.
도 1은 통상적인 UMTS 통신시스템에서 SCH와 CPICH의 전송 구조를 도시하고 있다.
도 1을 참조하면, P-SCH는 256 길이의 PSC(Primary Synchronization Code)로 확산된 변조 심볼로서, 매 슬롯마다 1번씩 전송되므로 슬롯동기정보를 제공한다. P-SCH에 이용되는 확산코드 PSC(Primary Synchronization Code)는 하향링크 스크램블링 코드와는 별도의 것이 이용되며 모든 기지국에 동일하게 이용된다. 여기서, 상기 P-SCH를 통해 슬롯 동기를 획득하는 동작을 '제1단계 탐색'이라 한다.
S-SCH는 길이 15의 심볼 시퀀스로서, 각 심볼은 변조된 256 길이의 SSC(Secondary Synchronization Code)로 확산되며 SSC는 16개가 이용된다. S-SCH는 64개의 콤마 프리 코드에 의존하며, 각각은 8개의 스크램블링 코드를 포함하는 코드그룹을 지칭한다. 또한 S-SCH의 주기는 프레임주기와 일치하므로 프레임동기정보를 제공한다. 여기서, 상기 S-SCH를 통해 프레임 동기 및 코드그룹을 획득하는 동작을 '제2단계 탐색'라 한다.
CPICH는 프레임당 300 비트(bits)로 이루어져 있고, 미리 정한 채널코드(channelization code)로 확산(Spreading Factor=256)된다. 다시말해, CPICH는 하향링크 스크램블링 코드로 확산된다. 여기서, CPICH를 통해 스크램블링 코드를 획득하는 동작을 '제3단계 탐색'이라 한다.
상기 SCH 확산에 이용되는 제1동기코드(PSC)와 제2동기코드(SSC)는 다음과 같다.
먼저, 시퀀스 a를 다음과 같이 정의한다.
a = <x1, x2, x3, …, x16> = <1, 1, 1, 1, 1, 1, -1, -1, 1, -1, 1, -1, 1, -1, -1, 1>
상기 제1동기코드(PSC)는 다음과 같으며, 가장 왼쪽이 시간상에서 가장 먼저 전송되는 칩이다.
Cp = (1 + j) * <a, a, a, -a, -a, a, -a, -a, a, a, a, -a, a, -a, a, a>
제2동기코드 워드(Secondary synchronization code word) {Cs,1,...,Cs,16}은 Z-시퀀스와 하다마드(Hadamard) 시퀀스간의 position-wise 곱에 의해 만들어진다. z 시퀀스는 다음과 같이 정의된다.
z = <b, b, b, -b, b, b, -b, -b, b, -b, b, -b, -b, -b, -b, -b>
여기서, b = <x1, x2, x3, x4, x5, x6, x7, x8, -x9, -x10, -x11, -x12, -x13, -x14, -x15, -x16>이다.
상기 하다마드(Hadamard) 시퀀스는 아래 식과 같이 회귀적으로 생성되는 H8 행렬의 행으로부터 구해진다.
Figure 112004055709756-pat00001
각 행은 가장 위에서부터 0번째 행(row 0)으로 명명되며 모두 1인 시퀀스이 다. 하다마드(Hadamard) 시퀀스 hn은 H8 행렬의 n 번째 행을 나타낸다. 여기서, n=0, 1, ..., 255 이다.
따라서, k번째 SSC Cs,k( k=0,1,...,15)은 다음과 같이 정의된다.
Cs,k = (1 + j) * <hm(0)*z(0), hm(1)*z(1), hm(2)*z(2), …, hm(255)*z(255)>,
여기서, m = 16 * k 이며, 가장 왼쪽이 시간상에서 가장 먼저 전송되는 칩이다.
UMTS에서 하향링크 스크램블링 코드 발생기는 0부터 262,142까지 넘버링(numbering)되는 총 262,143(218-1)개의 스크램블링 코드를 발생시킬 수 있다. 그러나 모든 스크램블링 코드가 사용되지는 않는다. 이 스크램블링 코드는 512개의 집합(set)들로 나뉘는데, 각 집합(set)은 1개의 제1 스크램블링 코드(primary scrambling code)와 15개의 제2 스크램블링 코드(secondary scrambling code)로 구성된다. 그 중 코드 포착과 관계가 있는 것은 제1스크램블링 코드로서 다음과 같이 구성된다.
제1스크램블링 코드(n)=16*i 여기서, i=0 ~ 511.
상기 제1스크램블링 코드 집합은 64개의 스크램블링 코드 그룹으로 나뉜다. 그리고 각 그룹은 8 개의 제1 스크램블링 코드로 구성되어 있다. 따라서, j번째 스크램블링 코드 그룹의 k번째 스크램블링 코드 번호는 '16*8*j+16*k'와 같이 표현 된다. 여기서 j=0..63, k=0..7이다. 각 셀은 하나의 제1 스크램블링 코드가 할당된다.
그러면, 여기서 UMTS 통신시스템에서 상기 제2단계 탐색에 해당하는 스크램블링 코드그룹 획득에 대해 살펴보기로 한다.
이동국(UE : User Equipment)의 제2단계 탐색기는 매 슬롯(slot)의 최초 256칩 동안의 수신 신호와 16개의 SSC들을 상관(correlation)하는 동작을 여러 슬롯(slot) 동안 수행하여 1단계 탐색에서 포착한 셀이 64개의 스크램블링 코드그룹 중에서 어떤 코드 그룹(Group)에 속하는지 알아내고, 또한 프레임 경계 타이밍(Frame Boundary Timing)을 획득한다. 다시말해, 상기 제2단계 탐색기는 제1단계 탐색을 통해 획득된 슬롯 경계(slot boundary) 정보를 이용하여 상기 이동국(UE)으로 수신되는 제2동기채널(secondary SCH) 신호와 상기 이동국(UE)에서 생성한 16개의 SSC들과의 상관값을 모두 구한 후, 64개의 코드그룹(code group) 및 15개의 프레임 경계(frame boundary) 가설 모두에 대하여 상관값을 다시 구하고, 그 중에서 임계값 이상의 상관값을 가지는 코드그룹(code group) 및 프레임 경계 타이밍(frame boundary timing)을 찾는다.
도 2는 종래기술에 따른 UMTS 통신시스템에서 제2단계 탐색기의 구성을 도시하고 있다.
도시된 바와 같이, 종래기술에 따른 제2단계 탐색기는, Z-시퀀스 생성기(200), 곱셈기(201), 1차누적기(202), FHT(Fast Hadamrad Transform)연산기(203), 에너지계산기(204), 2차누적기(205), SSCH디코더(206)로 구성된다. 종래기술에 따른 제2단계 탐색기는 매 슬롯 경계에서 처음 256칩 구간(SCH 구간)동안만 동작한다.
도 2를 참조하면, 먼저 Z-시퀀스 생성기(200)는 소정의 Z-시퀀스를 생성하여 출력한다. 곱셈기(201)는 매 슬롯 경계로부터 256칩에 해당하는 수신신호와 상기 Z-시퀀스 생성기(200)로부터의 Z-시퀀스를 곱해 역확산하여 출력한다. 즉, 상기 곱셈기(201)는 수신신호에서 Z-시퀀스를 제거하여 출력한다.
1차누적기(202)는 상기 곱셈기(201)로부터의 상기 역확산 신호를 16칩 단위로 누적하여 길이 16의 시퀀스를 출력한다. FHT연산기(203)는 상기 1차누적기(202)로부터의 길이 16의 시퀀스를 고속 하다마드 변환하여 16개의 SSC들에 대한 상관값들을 출력한다. 여기서, 상기 FHT연산기(203)의 상세 구성은 첨부된 도 3과 같다. 도 3에 도시된 바와 같이, 상기 FHT연산기(203)는 상당히 많은 가산기(adder)들을 이용해 구현된다.
에너지 계산기(204)는 상기 FHT연산기(203)로부터의 16개의 상관값들에 대한 에너지를 계산하여 출력한다. 여기서, 에너지는 I-채널 상관값의 제곱과 Q-채널 상관값의 제곱의 합으로 산출된다. 2차 누적기(205)는 1 프레임(frame) 이상의 SCH를 탐색하는 경우 상기 에너지 계산기(204)로부터의 복수의 프레임 구간들에 해당하는 상관값들을 동일 슬롯별로 누적하여 출력한다. 상기 2차 누적기(205)의 동작을 'framewise accumulation'라 한다.
SSCH디코더(206)는 상기 2차 누적기(205)로부터의 2차 누적값들을 15슬롯 구 간동안 수집하고, 상기 수집된 15슬롯 구간동안의 누적값들(16×15)을 가능한 64개의 SSCH 코드 워드들과 상관하며, 가장 높은 상관성을 가지는 코드워드를 검출하여 스크램블링 코드그룹과 프레임 경계를 결정하여 출력한다.
전술한 바와 같이, 종래기술에 따른 제2단계 탐색기는 FHT연산기를 이용하여 16개의 SSC들에 대한 상관값들을 획득한다. 그러나, 도 3에 도시된 바와 같이, FHT연산기는 상당히 많은 가산기(adder)들을 이용해 구현되기 때문에 하드웨어 크기 및 구현 복잡도를 증가시키는 문제점이 있다.
따라서 본 발명의 목적은 비동기 방식의 이동통신시스템에서 하드웨어 복잡도를 감소시키기 위한 제2단계 탐색 장치 및 방법을 제공함에 있다.
본 발명의 다른 목적은 비동기 방식의 이동통신시스템에서 FHT연산기가 제거된 제2단계 탐색 장치 및 방법을 제공함에 있다.
본 발명의 또 다른 목적은 비동기 방식의 이동통신시스템에서 스크램블링 코드그룹을 획득하기 위한 탐색 장치 및 방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명의 제1견지에 따르면, 비동기 방식의 이동통신시스템에서 초기 탐색 장치가, 매 슬롯경계로부터 1심볼 구간에 해당하는 수신신호를 Z-시퀀스로 역확산하여 길이 16의 시퀀스를 출력하는 Z-시퀀스 상관부와, 상기 Z-시퀀스 상관부로부터의 상기 길이 16의 시퀀스를 저장하며, 상기 길이 16의 시퀀스를 심볼 주기로 소정 회수 반복하여 출력하는 저장부와, 길이 16의 하 다마드 시퀀스들을 순차로 발생하는 하다마드 시퀀스 생성기와, 상기 저장부로부터의 상기 길이 16의 시퀀스와 상기 하다마드 시퀀스 생성기로부터의 상기 하다마드 시퀀스를 곱하여 16개의 상관값들을 출력하는 SSC(Secondary Synchronization Code)상관부를 포함하는 것을 특징으로 한다.
본 발명의 제2견지에 따르면, 비동기 방식의 이동통신시스템에서 초기 탐색 방법이, 매 슬롯경계로부터 1심볼 구간에 해당하는 수신신호를 Z-시퀀스로 역확산하여 길이 16의 시퀀스를 발생하는 과정과, 상기 길이 16의 시퀀스를 버퍼에 저장하며, 상기 길이 16의 시퀀스를 심볼 주기로 소정 회수 반복하여 출력하는 과정과, 길이 16의 하다마드 시퀀스들을 순차로 발생하는 과정과, 상기 버퍼로부터의 상기 길이 16의 시퀀스와 상기 발생되는 하다마드 시퀀스를 곱하여 16개의 상관값들을 획득하는 과정을 포함하는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면의 참조와 함께 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.
이하 본 발명은 UMTS 통신시스템에서 하드웨어 복잡도를 감소시키기 위한 제2단계 탐색기에 대해 설명하기로 한다. 본 발명에 따른 제2단계 탐색기는 슬롯 당 Z-시퀀스가 제거된 수신신호를 FHT(Fast Hadamard Transform)연산기보다 하드웨어 복잡도가 적은 상관기(곱셈기)에 반복 입력하여 16개의 SSC들에 대한 상관값들을 획득하는 것을 특징으로 한다.
도 4는 본 발명의 실시예에 따른 UMTS 통신시스템에서 제2단계 탐색기의 구성을 도시하고 있다.
도시된 바와 같이, 본 발명의 실시예에 따른 제2단계 탐색기는, Z-시퀀스 생성기(400), 곱셈기(401), 1차 누적기(402), 스위치(403), FIFO(404), 제1곱셈기(405), 제2곱셈기(406), 제1누적기(407), 제2누적기(408), 에너지계산기(409), 2차 누적기(410), SSCH디코더(411) 및 하다마드 시퀀스 생성기(412)를 포함하여 구성된다.
도 2를 참조하면, 먼저 제2단계 탐색이 시작되면, Z-시퀀스 생성기(400)는 소정의 Z-시퀀스를 생성하여 출력한다. 곱셈기(401)는 매 슬롯 경계로부터 256칩에 해당하는 수신신호와 상기 Z-시퀀스 생성기(400)로부터의 Z-시퀀스를 곱해 역확산하여 출력한다. 즉, 상기 곱셈기(401)는 수신신호에서 Z-시퀀스를 제거하여 출력한다. 1차누적기(402)는 상기 곱셈기(401)로부터의 상기 역확산 신호를 16칩 단위로 누적하여 길이 16의 시퀀스를 출력한다. 여기서, 상기 Z-시퀀스 생성기(400), 곱셈기(401) 및 1차 누적기(402)를 'Z-시퀀스 역확산부'로 통칭하기로 한다.
스위치(403)는 상기 1차 누적기(402)와 FIFO(404) 사이에 연결되며, 상기 1차 누적기(402)의 출력단에 연결된 제1단자와 상기 FIFO(404)의 출력단에 연결된 제2단자 간을 제어부(도시하지 않음)로부터의 제어신호에 의해 스위칭한다. 슬롯 경계로부터 256칩 구간동안은 상기 제1단자로 스위칭되고, 그 이후로부터 다음 슬롯 경계까지는 상기 제2단자로 스위칭된다. 다시말해, 슬롯 경계로부터 256칩 구간동안은 상기 1차 누적기(402)로부터의 길이 16의 시퀀스를 상기 FIFO(404)로 제공하고, 그 이후로는 상기 FIFO(404)로부터의 출력을 다시 상기 FIFO(404)의 입력으로 제공한다. 이러한 피드백 동작은 상기 FIFO(404)에서 상기 길이 16의 시퀀스가 8번 출력될 때까지 수행된다. 상기 FIFO(404)는 상기 1차 누적기(402)로부터의 길이 16의 시퀀스를 저장하며, 저장 순서에 따라 선입선출방식으로 매 16칩마다 저장된 신호를 하나씩 제1 및 제2곱셈기(405,406)로 출력한다. 이때, 길이 16의 시퀀스를 출력하는데 소요되는 시간은 1심볼구간(=256칩)이며, 총 8심볼구간동안 길이 16의 시퀀스를 반복하여 출력한다. 여기서, 상기 스위치(403)와 상기 FIFO(404)를 '저장부'로 통칭하기로 한다.
하다마드 시퀀스 생성기(412)는 도시된 바와 같이, 프레임 경계에서 초기화되고 칩(chip) 단위로 증가하는 칩 카운터(카운터 [7:4]) 또는 16칩마다 증가하는 16칩 카운터(카운터 [3:0])와, 슬롯 경계에서 256칩 떨어진 위치마다 초기화되고 심볼단위(256칩 단위)로 증가하는 심볼 카운터를 포함하고, 상기 칩 카운터로부터의 카운트 비트들과 상기 심볼 카운터로부터의 카운트 비트들을 논리 조합하여 1심볼동안 SSC에 이용되는 하다마드 시퀀스를 2개씩 생성하여 출력한다. 이때, 짝수번 하다마드 시퀀스는 제1곱셈기(405)로 출력하고, 홀수번 하다마드 시퀀스는 제2곱셈기(406)로 출력한다. 예를들어, 심볼 카운트 n에서 발생되는 하다마드 시퀀스는 2n번 SSC와 2n+1번 SSC를 위한 것이다. 따라서, n=0∼7동안에 총 16개의 하다마드 시 퀀스들을 출력한다.
상기 제1곱셈기(405)는 상기 FIFO(404)로부터 출력되는 길이 16의 시퀀스와 상기 하다마드 시퀀스 생성기(412)로부터의 2n번(또는 짝수번) 하다마드 시퀀스를 곱해 역확산하여 출력한다. 제2곱셈기(405)는 상기 FIFO(404)로부터 출력되는 길이 16의 시퀀스와 상기 하다마드 시퀀스 생성기(412)로부터의 (2n+1)번(또는 홀수번) 하다마드 시퀀스를 곱해 역확산하여 출력한다.
제1누적기(407)는 상기 제1곱셈기(405)로부터의 역확산 신호를 누적하여 짝수번 SSC 상관값을 출력한다. 제2누적기(408)는 상기 제2곱셈기(406)로부터의 역확산 신호를 누적하여 홀수번 SSC 상관값을 출력한다. 즉, 8심볼동안 상기 제1누적기(407)는 8개의 짝수번 SSC들의 상관값들을 출력하고, 상기 제2누적기(408)는 8개의 홀수번 SSC들의 상관값들을 출력한다. 여기서, 상기 제1곱셈기(405), 상기 제2곱셈기(406), 제1누적기(407) 및 제2누적기(408)를 'SSC상관부'로 통칭하기로 한다.
에너지 계산기(409)는 상기 제1누적기(407)로부터의 8개의 짝수번 상관값들과 상기 제2누적기(408)로부터의 8개의 홀수번 상관값들에 대해 에너지를 계산하여 총 16개의 에너지 계산된 상관값들을 출력한다. 여기서, 에너지는 I-채널 상관값의 제곱과 Q-채널 상관값의 제곱의 합으로 산출된다. 2차 누적기(410)는 1 프레임(frame) 이상의 SCH를 탐색하는 경우 상기 에너지 계산기(409)로부터의 복수의 프레임 구간들에 해당하는 상관값들을 동일 슬롯별로 누적하여 출력한다. 상기 2차 누적기(410)의 동작을 'framewise accumulation'라 한다.
SSCH디코더(411)는 상기 2차 누적기(410)로부터의 2차 누적값들을 15슬롯 구 간동안 수집하고, 상기 수집된 15슬롯 구간동안의 누적값들(16×15)을 가능한 64개의 SSCH 코드 워드들과 상관하여 가장 높은 상관성을 가지는 코드워드를 검출하고, 상기 검출된 코드워드를 이용해 스크램블링 코드그룹과 프레임 경계를 결정하여 출력한다.
상술한 바와 같이, 본 발명은 FHT연산기를 사용하지 않고, 하다마드 시퀀스 생성기(412), 2개의 곱셈기들(405,406) 및 2개의 누적기들(407,408)을 이용해 SSC 상관을 수행하는 것을 특징으로 한다. FHT연산기를 사용할 경우, 도 3에 도시된 바와 같이 64개의 가산기들(길이 16인 하다마드 시퀀스를 가정할 경우)이 필요하지만, 본 발명은 하다마드 시퀀스 생성을 위한 5개의 연산기들, 상관을 위한 2개의 곱셈기들 그리고 2개의 누적기들만이 필요하므로, 하드웨어 복잡도를 현저히 줄일 수 있다.
본 발명의 보다 나은 이해를 돕기 위한 제2단계 탐색의 타이밍도를 살펴보기로 한다.
도 5는 본 발명에 따른 제2단계 탐색의 SSC 상관에 대한 타이밍도를 도시하고 있다. 도 5는 슬롯 경계로부터 256칩 구간 동안 수집된 SSCH 1심볼을 16개의 SSC들과 상관하는 동작을 나타낸 것이다.
도시된 바와 같이, 매 슬롯 경계로부터 256칩 구간 동안 수집된 칩데이터는 Z-시퀀스와 곱해져 역확산되고, 16칩마다 누적되어 저장된다. 이렇게 저장된 길이 16의 시퀀스는 심볼카운트 0에 해당하는 다음 256칩 구간동안 0번 하다마드 시퀀스 와 1번 하다마드 시퀀스와 곱해진후 누적된다. 즉, 심볼카운트 0에 해당하는 구간에서 0번 SSC에 대한 상관값과 1번 SSC에 대한 상관값이 획득된다. 이후, 다시 상기 길이 16의 시퀀스는 심볼카운트 1에 해당하는 256칩 구간동안 2번 하다마드 시퀀스와 3번 하다마드 시퀀스와 곱해진후 누적된다. 즉, 심볼카운트 1에 해당하는 구간에서 2번 SSC에 대한 상관값과 3번 SSC에 대한 상관값이 획득된다. 이와 같이 매 심볼구간마다 2개의 SSC 상관값들이 획득된다. 즉, 8심볼 구간동안 총 16개의 SSC들에 대한 상관값들을 획득한다. 이와 같이, 본 발명은 각 슬롯에서 SCH구간(256칩) 이외의 남는 구간동안 2개의 상관기들을 이용해 16개의 SSC들에 대한 상관을 수행한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
전술한 바와 같이, 본 발명은 각 슬롯(2560칩)에서 SCH구간(256칩) 이외의 남은 구간동안 FHT연산기 대신에 2개의 상관기들을 이용해 16개의 SSC에 대한 상관을 수행할 수 있다. 이와 같이, 2개의 상관기(곱셈기)를 이용해 SSC 상관을 수행하기 때문에 하드웨어 크기를 줄일 수 있는 이점이 있다. 더욱이, 본 발명의 실시예 에서 하다마드 시퀀스 생성기에서 동시에 발생되는 두 개의 하다마드 시퀀스들을 시분할하여 처리할수 있도록 구현할 수 있으며, 이 경우 단지 1개의 상관기만으로도 SSC 상관을 수행할 수 있어 단말기의 하드웨어 크기를 현저히 줄일 수 있다는 장점이 있다.

Claims (10)

  1. 비동기 방식의 이동통신시스템에서 초기 탐색 장치에 있어서,
    매 슬롯경계로부터 1심볼 구간에 해당하는 수신신호를 Z-시퀀스로 역확산하여 길이 16의 시퀀스를 출력하는 Z-시퀀스 상관부와,
    상기 Z-시퀀스 상관부로부터의 상기 길이 16의 시퀀스를 저장하며, 상기 길이 16의 시퀀스를 심볼 주기로 소정 회수 반복하여 출력하는 저장부와,
    길이 16의 하다마드 시퀀스들을 순차로 발생하는 하다마드 시퀀스 생성기와,
    상기 저장부로부터의 상기 길이 16의 시퀀스와 상기 하다마드 시퀀스 생성기로부터의 상기 하다마드 시퀀스를 곱하여 16개의 상관값들을 출력하는 SSC(Secondary Synchronization Code)상관부를 포함하는 것을 특징으로 하는 장치.
  2. 제1항에 있어서,
    상기 SSC상관부로부터 매 슬롯마다 출력되는 16개의 상관값들에 대한 에너지를 계산하여 출력하는 에너지 계산기와,
    소정 개수의 슬롯구간들 동안 상기 에너지 계산기로부터의 상관값들을 수집하고, 상기 수집된 상관값들을 가능한 64개의 SSCH 코드 워드들과 상관하여 스크램블링 코드그룹을 획득하는 SSCH디코더를 더 포함하는 것을 특징으로 하는 장치.
  3. 제1항에 있어서, 상기 Z-시퀀스 상관부는,
    소정의 Z-시퀀스를 발생하는 시퀀스 생성기와,
    상기 수신신호와 상기 Z-시퀀스를 곱하여 출력하는 곱셈기와,
    상기 곱셈기로부터의 신호를 16칩마다 누적하여 길이 16의 시퀀스를 출력하는 누적기를 포함하는 것을 특징으로 하는 장치.
  4. 제1항에 있어서, 상기 저장부는,
    매 슬롯경계로부터 1심볼 구간동안은 상기 Z-시퀀스 상관부로부터의 상기 길이 16의 시퀀스를 버퍼로 제공하고, 슬롯의 나머지 구간동안은 상기 버퍼의 출력을 다시 상기 버퍼로 제공하도록 스위칭되는 스위치와,
    상기 스위치로부터의 상기 길이 16의 시퀀스를 저장하며, 상기 길이 16의 시퀀스를 심볼주기로 소정 회수 반복하여 출력하는 상기 버퍼를 포함하는 것을 특징으로 하는 장치.
  5. 제1항에 있어서, 상기 SSC상관부는,
    상기 저장부로부터의 상기 길이 16의 시퀀스와 상기 하다마드 시퀀스 생성기로부터의 짝수번 하다마드 시퀀스를 곱하여 출력하는 제1곱셈기와,
    상기 제1곱셈기로부터의 시퀀스를 누적하여 출력하는 제1누적기와,
    상기 저장부로부터의 상기 길이 16의 시퀀스와 상기 하다마드 시퀀스 생성기로부터의 홀수번 하다마드 시퀀스를 곱하여 출력하는 제2곱셈기와,
    상기 제2곱셈기로부터의 시퀀스를 누적하여 출력하는 제2누적기를 포함하는 것을 특징으로 하는 장치.
  6. 제1항에 있어서, 상기 하다마드 시퀀스 생성기는,
    16칩 단위로 증가하는 칩카운터와,
    매 슬롯경계로부터 1심볼구간 떨어진 위치에서 초기화되고 심볼단위로 증가하는 심볼카운터와,
    상기 칩카운터의 카운트 비트들과 상기 심볼카운터의 카운트 비트들을 논리 조합하여 매 심볼구간마다 SSC에 이용하는 하다마드 시퀀스를 2개씩 발생하는 연산부를 포함하는 것을 특징으로 하는 장치.
  7. 제1항에 있어서,
    상기 1심볼구간은 256칩인 것을 특징으로 하는 장치.
  8. 비동기 방식의 이동통신시스템에서 초기 탐색 방법에 있어서,
    매 슬롯경계로부터 1심볼 구간에 해당하는 수신신호를 Z-시퀀스로 역확산하여 길이 16의 시퀀스를 발생하는 과정과,
    상기 길이 16의 시퀀스를 버퍼에 저장하며, 상기 길이 16의 시퀀스를 심볼 주기로 소정 회수 반복하여 출력하는 과정과,
    길이 16의 하다마드 시퀀스들을 순차로 발생하는 과정과,
    상기 버퍼로부터의 상기 길이 16의 시퀀스와 상기 발생되는 하다마드 시퀀스를 곱하여 16개의 상관값들을 획득하는 과정을 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    매 슬롯마다 획득되는 16개의 상관값들에 대한 에너지를 계산하는 과정과,
    소정 개수의 슬롯구간들 동안 상기 에너지 계산된 상관값들을 수집하고, 상기 수집된 상관값들을 가능한 64개의 SSCH 코드 워드들과 상관하여 스크램블링 코드그룹을 획득하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  10. 제8항에 있어서,
    상기 1심볼 구간은 256칩인 것을 특징으로 하는 방법.
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