KR20030032894A - 동기 채널의 동기코드 생성 및 검출 방법 - Google Patents

동기 채널의 동기코드 생성 및 검출 방법 Download PDF

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
CDMA 비동기식 이동 통신 시스템에서 이동국이 통신 시스템으로부터의 전송되는 채널들을 복조할 수 있도록 통신 시스템 신호에 대한 동기 획득에 사용되는 동기코드 생성 및 검출 방법에 관한 것임
2. 발명이 해결하려고 하는 기술적 과제
위성 이동 시스템 환경에서와 같이 높은 주파수 오프셋이 존재하는 환경에서도 효율적인 동기 검출 확률을 갖는 동기코드 생성 및 검출이 가능함은 물론, 지상 이동 통신 시스템에서도 동기 결합에서 우수한 성능을 갖는 동기코드 생성 및 검출이 가능한 동기코드 생성 및 검출 방법을 제공함.
3. 발명의 해결 방법 요지
기본 Golay 코드를 생성하는 제1단계, 구성 Golay 코드를 생성하는 제2단계 및 상기 생성된 기본 Golay 코드및 구성 Golay 코드를 기초로 하기 수학식3과 같이 표현되는 1차 계층적 Golay 코드또는를 생성하는 제3단계를 포함하는 동기코드 생성 방법을 제공함.
4. 발명의 중요한 용도
CDMA 비동기식 이동 통신 시스템에 이용됨.

Description

동기 채널의 동기코드 생성 및 검출 방법 {Method for Generating and Detecting Synchronisation Codes of Synchronisation Channel}
본 발명은 부호 분할 다중 접속(Code Division Multiple Access, CDMA) 방식의 비동기식 이동 통신 시스템에서 이동국이 통신 시스템으로부터 전송되는 신호에 대한 동기 획득을 위해 사용되는 동기 채널(Synchronisation CHannel, SCH)의 동기코드 생성 및 검출 방법에 관한 것이다.
동기 채널은 비동기식 CDMA 시스템에서 하향 링크 채널에 공통적으로 적용되는 1차 스크램블링 코드에 대한 동기 획득을 용이하게 하기 위해 브로드캐스팅되는 채널로서 동기 채널을 통해 미리 정의된 동기코드가 통신 시스템으로부터 이동국들로 주기적으로 브로드캐스팅된다.
제3세대 파트너쉽 프로젝트(3rd Generation Partnership Project, 3GPP)의 기술 표준은 제3세대 지상 이동 통신 시스템에서 적용하기 위한 비동기식 CDMA 기술 표준을 정의한 것으로서, 기술 표준(Technical Specification, TS) 25.211, 25.213 및 25.214의 문서에는 동기 채널의 구조, 동기코드의 구조, 동기 획득 절차가 개시되어 있다.
비동기식 CDMA 시스템에서 동기채널은 하나의 무선 프레임 구간 구간이 15개의 슬럿 구간으로 구성되고 각 슬럿 구간은 2560칩(chip)의 길이를 갖는다. 동기 채널은 1차 동기 채널(Primary Synchnisation Channel)과 2차 동기 채널(Secondary Synchnisation Channel)로 분류된다.
1차 동기 채널에서는 256칩 길이를 갖는 1차 동기코드(Primary Synchronisation Code, PSC)가 각 슬럿 구간의 앞부분에서 주기적으로 전송된다. PSC는 유일하게 하나만이 정의되며 비동기식 CDMA 시스템의 모든 셀의 모든 슬럿 구간 구간에서 동일하다.
2차 동기 채널에서는 PSC와 동일한 길이의 2차 동기코드(Secondary Synchronisation Code, SSC)가 PSC의 전송 시간과 동일한 각 슬럿 구간의 앞부분에서 전송된다. SSC는 하나의 무선 프레임 구간에 해당되는 15개의 슬럿 구간 각각에서 서로 다르며, 각 슬럿 구간에서 전송되는 15개의 서로 다른 SSC들은 SCC 시퀀스를 구성한다. SCC 시퀀스는 하나의 무선 프레임 구간을 주기로 반복되고, 셀마다사용되는 SCC 시퀀스는 서로 다를 수 있다. 이러한 서로 다른 SCC 시퀀스는 셀에서 사용되는 파일럿 코드가 속한 특정 그룹과 일대일로 대응된다.
PSC는 16칩 길이를 갖는 서로 다른 두개의 Golay 코드가 계층적으로 결합되어 생성된다.
SSC는 PSC에 사용된 Golay 코드에 대해 상보적인(Complementary) 특성을 갖는 2차 Golay 코드에 의해 생성된다. 상기 2차 Golay 코드에 256칩 길이를 갖는 16개의 하다마드(Hadamard) 코드가 곱해짐으로써 서로 다른 16개의 SSC가 생성되고, 이를 서로 다른 15개 코드로 배열하여 SCC 시퀀스가 생성된다. 이 때 16개의 SSC를 구별하게 하는 하다마드(Hadamard) 코드는 16칩을 주기로 동일한 +1 또는 -1의칩이 반복됨으로써, SSC를 검출할 때 하다마드 코드의 종류와 상관없이 16칩 길이의 구성 Golay 코드를 검출할 수 있다.
비동기식 CDMA 시스템에서 이동국은 초기에 시스템 접속을 시도하는 경우 및 핸드오프의 경우에 근접한 셀에서 사용되는 파일럿 코드에 대한 동기 획득을 수행하여야 하며, 동기 채널은 이러한 동기 획득 과정에서 사용된다. 이동국은 1차 동기 채널에서 슬럿 구간 주기로 브로드캐스팅되는 PSC를 검출함으로써 슬럿 구간의 시작 시점을 인식하게 된다. 다음으로 이동국은 2차 동기 채널에서 무선 프레임 구간을 주기로 브로드캐스팅되는 SCC 시퀀스를 검출함으로써 무선 프레임 구간의 시작 시점과 해당 셀의 파일럿 코드가 속한 그룹을 인식하게 된다. 이동국은 상기 인식된 파일럿 코드 그룹과 프레임 구간 시작 시점으로부터 해당 셀에서 사용되는 파일럿 코드를 검출하고 동기를 획득한다.
이와 같이 파일럿 코드에 대한 동기 획득이 이루어지면, 해당 셀에서 브로드캐스팅되는 제어 채널 등의 주요 채널을 수신할 수 있다.
그러나, 비동기식 위성 이동 통신 시스템에서는 위성의 이동에 따라 수십 KHz에 달하는 도플러 천이(Doppler Shift)가 발생하기 때문에, 위성으로부터 브로드캐스팅되는 반송파의 중심 주파수와 이동국의 수신 주파수 사이에 수십 KHz에 달하는 주파수 오프셋이 존재하며, 이에 따라 이동국이 동기코드를 수신하는 과정에서 동기 결합을 할 수 있는 최대 길이에 제한을 받는다는 문제점이 있다.
예를 들어, 10 내지 15 KHz의 주파수 오프셋이 존재하고 칩 전송률이 3 내지 4 Mchip/s라 할 때, 256칩 길이의 동기 결합은 128칩 길이의 동기 결합보다 동기 검출 확률이 현저히 감소한다.
또한, 동기 결합 길이를 64칩으로 감소시킬 경우 작은 주파수 오프셋 범위에서는 128칩 동기 결합보다 열악한 검출 성능을 갖는다. 이와 같이, 최대 15KHz까지의 주파수 오프셋이 존재하는 경우, 128칩 길이가 적절한 동기 결합 길이가 된다.
따라서, 지상 이동 통신 시스템인 종래의 비동기식 CDMA 시스템의 1차 및 2차 동기코드는 256칩 동기 결합에서 우수한 성능을 갖도록 설계된 바와 같이, 비정지궤도 위성이 이용되어 도플러 천이(Doppler Shift) 등과 같이 지상 이동 통신 시스템에서는 주요 고려대상이 되지 않는 요소가 존재하는 위성 이동 시스템 환경에서는 128칩 동기 결합에서 우수한 성능을 갖는 128칩 길이의 1차 및 2차 동기코드가 설계될 필요가 있다.
또한, 위성 이동 통신 시스템에서 128칩 동기 결합을 위해 128칩 길이의 동기코드를 사용하여 1차 및 2차 동기코드를 생성하기 위해서는, SCC 시퀀스 생성에 필요한 하다마드 코드 또한 변경되어야 할 필요가 있다. 즉, 앞서 설명된 바와 같이 종래의 비동기식 CDMA 시스템에서 사용되는 하다마드 코드는 기본 구성 Golay 코드 길이인 16칩 동안 동일하게 반복되는 구조로서 256칩 길이로 구성되어 있으나, 위성 이동 통신 시스템에서 128칩 동기 결합을 적용하기 위해서는 128칩 길이의 하다마드 코드로서 128칩 길이의 동기 코드를 위해 설계되는 기본 구성 Golay 코드의 길이에 해당되는 칩 구간 동안 동일한 칩이 반복되는 하다마드 코드가 설계되어야 동기코드를 검출할 수 있다.
따라서, 본 발명은 기본 Golay 코드, 구성 Golay 코드 및 하다마드 코드에 의해 128칩 및 256칩 길이의 동기코드에 의해 위성 이동 시스템 환경에서와 같이 높은 주파수 오프셋이 존재하는 환경에서도 효율적인 동기 검출 확률을 갖는 동기코드 생성 및 검출이 가능함은 물론, 지상 이동 통신 시스템에서도 동기 결합에서 우수한 성능을 갖는 동기코드 생성 및 검출이 가능한 동기코드 생성 및 검출 방법을 제공함에 그 목적이 있다.
본 발명이 속한 기술분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.
도1은 본 발명의 일실시예에 따른 1차 동기코드의 생성을 설명하기 위한 개략도,
도2는 본 발명의 일실시예에 따른 2차 동기코드의 생성을 설명하기 위한 개략도,
도3은 본 발명의 일실시예에 따라 생성된 동기코드의 전송을 설명하기 위한 타이밍도,
도4는 본 발명의 일실시예에 따라 동기코드 생성에 이용되는 기본 코드 생성 장치의 구성도,
도5는 본 발명의 일실시예에 따라 1차 동기코드 생성에 이용되는 구성 코드 생성 장치의 구성도,
도6은 본 발명의 일실시예에 따라 2차 동기코드 생성에 이용되는 구성 코드 생성 장치의 구성도,
도7은 본 발명의 일실시예에 따른 256칩 1차 동기코드 검출 장치의 구성도,
도8은 본 발명의 다른 실시예에 따른 128칩 1차 동기코드 검출 장치의 구성도,
도9는 본 발명의 일실시예에 따른 256칩 2차 동기코드 검출 장치의 구성도,
도10은 본 발명의 다른 실시예에 따른 128칩 2차 동기코드 검출 장치의 구성도,
도11은 본 발명의 또 다른 실시예에 따른 256칩 2차 동기코드 검출 장치의 구성도,
도12는 본 발명의 또 다른 실시예에 따른 128칩 2차 동기코드 검출 장치의 구성도이다.
상기와 같은 목적을 달성하기 위해 본 발명은, 비동기식 이동 통신 시스템에서 이동국이 동기 획득을 위해 사용되는 동기채널의 동기코드 생성 방법에 있어서, 기본 Golay 코드를 생성하는 제1단계, 구성 Golay 코드를 생성하는 제2단계 및 상기 생성된 기본 Golay 코드및 구성 Golay 코드를 기초로 하기 수학식3과 같이 표현되는 1차 계층적 Golay 코드또는를 생성하는 제3단계를 포함하는 동기코드 생성 방법을 제공한다.
본 발명에 따르면, 16칩 길이의 기본 Golay 코드 및 8칩 길이의 구성 Golay 코드에 의해 생성되는 128칩 길이의 1차 동기코드에 의해 위성 이동 시스템 환경에서와 같이 높은 주파수 오프셋이 존재하는 환경에서도 효율적인 동기 검출 확률을 갖는 동기코드 생성 및 검출이 가능함은 물론, 상기 128칩 길이의 1차 동기코드를 2개 연접시킴으로써 생성되는 256칩 길이의 1차 동기코드에 의해 지상 이동 통신 시스템에서도 동기 결합에서 우수한 성능을 갖는 동기코드 생성 및 검출이 가능하다.
또한 본 발명에 따르면, 1차 동기코드의 기본 Golay 코드에 대해 Golay 상보적 특성을 갖는 16칩 길이의 기본 Golay 코드 및 16칩 길이의 구성 Golay 코드에 의해 생성되는 256칩 길이의 2차 계층적 Golay코드와, 8칩 구간동안 동일한 칩이 반복되고 128칩이 2회 반복되는 256칩 길이의 하다마드 코드에 의해 생성되는 128칩 및 256칩 길이의 2차 동기코드에 의해 위성 이동 시스템 환경에서와 같이 높은 주파수 오프셋이 존재하는 환경에서도 효율적인 동기 검출 확률을 갖는 동기코드 생성 및 검출이 가능함은 물론, 지상 이동 통신 시스템에서도 동기 결합에서 우수한 성능을 갖는 동기코드 생성 및 검출이 가능하다.
상술한 목적, 특징 및 장점들은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도1은 본 발명의 일실시예에 따른 PSC의 구성을 설명하기 위한 개략도이다. 도1에 도시된 바와 같이 PSC는 계층적 Golay 코드 생성 방법에 의해 생성되며, 시퀀스 a1과, a2와를 각각 계층적으로 결합하여 동일한 실수부 및 허수부를 갖는 복소 시퀀스를 생성시킴으로써 발생된다. 256칩 길이의 PSC는 서로 다른 2개의 128칩 길이의 계층적 Golay 코드를 연접함으로써 구성된다.
각각의 계층적 Golay 코드는 128칩 동기 결합에 대해 비주기적 자기 상관 특성(aperiodic auto correlation properties)이 우수한 코드로서 다음과 같이 구성된다.
16칩 길이의 기본 Golay 코드 a1과 a2는 하기 수학식1 및 수학식2와 같이 구성된다.
8칩 길이의 구성 Golay 코드 α1과 α2는 하기 수학식3 및 수학식4와 같이 구성된다.
128칩 길이의 1차 계층적 Golay 코드 CP1은 기본 Golay 코드 a1과 구성 Golay 코드 α1가 수학식5와 같이 계층적으로 구성됨으로써 생성되고, 128칩 길이의 1차 계층적 Golay 코드 CP2는 기본 Golay 코드 a2와 구성 Golay 코드 α2가 수학식6과 같이 계층적으로 구성됨으로써 생성된다.
256칩 길이의 PSC는 1차 계층적 Golay 코드 CP1과 CP2가 연접됨으로써 수학식7과 같이 생성된다.
도2는 본 발명의 일실시예에 따른 SSC의 구성을 설명하기 위한 개략도로서, 도면에 도시된 바와 같이, SSC는 동일한 실수부 및 허수부를 갖는 복소 코드이며 하다마드 코드와 계층적 Golay 코드 CS와의 위치별 승산(Position Wise Multiplication) 즉 칩 별 승산에 의해 구성된다.
256칩 길이의 SSC는 서로 다른 2개의 16칩 기본 Golay 코드가 16칩 길이의 구성 Golay 코드와 계층적으로 결합됨으로써 구성된다. SSC 생성을 위한 기본 Golay 코드는 PSC 생성에 사용된 기본 Golay 코드에 대해 상보적인(complementary) 특성을 갖는다. SSC는 PSC와 비주기적 상호 상관 특성(aperiodic cross correlation properties)이 우수한 코드로 다음과 같이 구성된다.
16칩 길이의 기본 Golay 코드 b1및 b2는 PSC에 사용된 a1및 a2의 후반부 8칩 부분의 부호가 반전된 코드로서 수학식8 및 수학식9와 같이 구성된다.
16칩 길이의 구성 Golay 코드 β는 수학식10과 같이 구성된다.
256칩 길이의 2차 계층적 Golay 코드 CS는 기본 Golay 코드 b1및 b2, 그리고 구성 Golay 코드 β에 의해 수학식11과 같이 계층적으로 구성된다.
한편, 256칩 길이의 하다마드 코드 hm은 수학식12와 같이 재귀적으로 생성되는 하다마드 행렬 H8로부터 생성된다.
하다마드 행렬 H8은 수학식13과 같이 각 행 hm이 256칩으로 구성된 256개의 행으로 구성된다 (m = 0 ~ 255).
SSC 생성을 위한 하다마드 코드 hm은 하다마드 행렬 H8에서 수학식14를 만족하는 m번째 행으로부터 얻어진 하다마드 코드 hm은 256칩 길이를 가지며(즉), 8칩 구간마다 동일한 칩이 반복되고, 앞부분의 128칩()과 뒷부분의 128칩()은 동일한 특성을 갖는다.
k번째 SSC CS k(k=1, 2, ..., 16)는 256칩 길이의 2차 계층적 Golay 코드 CS와 하다마드 코드 hm의 칩 별 승산에 의해 수학식15와 같이 생성된다.
SCC 시퀀스는 N개의 서로 다른 SSC의 열로 구성되고 SSC의 배열에 따라 여러 종류의 시퀀스가 생성될 수 있다. 즉, 특정 i번째 SCC 시퀀스 [CS]i는 수학식16과 같이 서로 다른 N개의 CS k의 배열로 구성될 수 있다.
예를 들어 N개의 서로 다른 SSC인 CS k로 구성된 SCC 시퀀스 [CS]i가 M개(i=1, 2,..., M)인 경우, 상기 M개의 SCC 시퀀스 [CS]i는 순환 이동(Cyclic Shift)된 시퀀스가 유일하도록 구성된다.
즉 상기 M개의 SCC 시퀀스 [CS]i중 T()만큼 순환 이동(Cyclic Shift)된 어느 하나의 SCC 시퀀스 [CS]i는 상기 M개의 SCC 시퀀스 [CS]i중 t()만큼 순환 이동(Cyclic Shift)된 어느 하나의 SCC 시퀀스 [CS]i와 등가(equivalent)가 아니다.
SCC 시퀀스 [CS]i의 구성은 시스템 설계자에 의해 SSC인 CS k를 통해 미리 정의된 패턴으로 설계될 수 있으며, 각 SCC 시퀀스 [CS]i는 파일럿 코드 그룹 i와 대응되도록 하여 이동국이 SCC 시퀀스 [CS]i를 검출함으로써 파일럿 코드가 속한 그룹을 인식하도록 할 수 있다.
도3은 본 발명의 일실시예에 따른 동기코드의 전송을 설명하기 위한 타이밍도로서, 도면에 도시된 바와 같이 1차 동기 채널은 256칩 길이의 복조된 코드로 구성된다. PSC(CP')는 매 슬럿 구간마다 전송된다. PSC는 통신 시스템의 각 빔(beam)에서는 동일하다. 2차 동기 채널은 256칩 길이의 복조된 코드인 SSC(CS k') N개가 무선 프레임 구간마다 반복적으로 전송됨으로써 구성된다. 도3의 SSC(CS i,N')에서 i는 스크램블링 코드 그룹 번호를 의미하고, N은 슬럿 번호를 의미한다. 각 SSC(CS i,N')는 16개(k=1,2,...,16)의 서로 다른 256칩 길이의 코드로부터 선택된다. 이러한 2차 동기 채널의 시퀀스는 하향 링크 스크램블링 코드가 어느 코드 그룹에 속하는지를 나타낸다.
상기 PSC와 SCC 시퀀스는 도3에서 도시된 바와 같은 타이밍에 의해 전송된다. 무선 프레임 구간은 N개의 슬럿 구간으로 구성되고, 256칩 길이의 PSC(CP')는각 슬럿 구간의 앞부분 256칩 구간에서 매 슬럿 구간마다 반복되어 전송된다. SCC 시퀀스는 N개의 SSC(CS k)를 미리 정의된 패턴에 따라 프레임 구간을 주기로 슬럿 구간의 앞부분 256칩 구간을 통해 전송된다. N개의 SSC에서 n번째 동기코드는 매 프레임 구간의 n번째 슬럿 구간의 앞부분 256칩 구간에서 전송된다.
한편 본 발명에 따르면, 도3에 도시된 동기코드 전송 타이밍도에서 256칩 길이의 동기코드가 전송되는 대신, 128칩 길이를 갖는 동기코드가 전송될 수 있다. 이 경우 PSC(CP')는 수학식17과 같이 구성되고 128칩 길이를 갖는다.
또는
상기 수학식17에 의해 생성된 PSC(CP')는 도1에서및로 표현되어 있다.
한편, SSC(CS')는 수학식18과 같이 구성되고 128칩 길이를 갖는다.
또는
상기 수학식18에 의해 생성된 SSC(CS')는 도2에서 CS'로 표현되어 있다. 도2에서 전반부의 CS'는로 구성되며, 후반부의 CS'는로 구성된다.
또한, k번째 SSC(CS k', k=1,2,..., 16)는 SSC(CS')와 하다마드 코드 hm에서 전반부 또는 후반부의 128칩에 해당되는 코드와 칩별 승산에 의해 수학식19와 같이 생성된다.
또는
상기 수학식19에 의해 생성되는 k번째 SSC(CS k', k=1,2,..., 16)는 도2에서CS k'로 표현되어 있다. 도2에서 전반부의 CS k'는 전반부의 SSC(CS')와 하다마드 코드 hm의 전반부 128칩()을 칩별로 승산함으로써 생성되고, 후반부의 CS k'는 후반부의 SSC(CS')와 하다마드 코드 hm의 후반부 128칩()을 칩별로 승산함으로써 생성된다.
본 발명의 일실시예에 따라 128칩 길이의 동기코드가 전송되는 경우로서, PSC로서가 1차 동기 채널의 무선 프레임을 구성하는 각 슬럿의 전반부에 전송되는 경우에 k번째 SSC는 도2의 전반부 CS k'가 동일한 전송 구간에서 전송되도록 하고,가 1차 동기 채널의 각 슬럿 전반부에 전송되는 경우에 k번째 SSC는 도2의 후반부 CS k'가 동일한 전송 구간에서 전송되도록 하는 것이 바람직하다.
상기의 1차 및 2차 동기코드는 직교 위상 편이 변조 방식(Quadrature Phase Shift Keying, QPSK)에 따라 전송될 수 있으며, 이 경우 I 채널과 Q 채널 모두에서 동일한 코드가 전송될 수 있다. 이 때 I 채널과 Q 채널은 반송파의 위상이 90도 차이를 갖는다. 이 경우 1차 및 2차 동기코드는 복소 코드로서 수학식20과 수학식21과 같이 각각 나타낼 수 있다. 복소 코드에서 실수 부분과 허수 부분은 각각 I 채널 또는 Q 채널을 통해 전송된다.
또는
또는
도4는 본 발명의 일실시예에 따라 동기코드 생성에 이용되는 기본 코드 생성 장치의 구성도이다. 상기의 동기코드에서 사용되는 Golay 코드인 a1, a2, b1, b2, α1, α2및 β는 Golay 상보 시퀀스 생성 장치에 의해 생성될 수 있다.
도4는 서로 상보적인 관계를 갖는 기본 Golay 코드인 a1과 b1및/또는 a2와 b2를 생성하는데 사용되는 시퀀스 생성 장치(401)이다. 기본 Golay 코드 a1과 b1은 도4에서 수학식22의 값을 갖는 시퀀스 생성 장치(401)에 의해 생성될 수 있다.
수학식22에서 Dn은 n칩 동안의 지연을 의미한다. 도4에서 출력되는 a는 a1코드에 해당되고 b1는 상기 a1코드의 후반부 8칩 부분이 반전되어 생성된다.
기본 Golay 코드 a2와 b2는 도4에서 수학식23과 같은 값을 갖는 시퀀스 생성 장치(401)에 의해 생성될 수 있다.
도4에서 출력되는 a는 a2코드에 해당되고 b2는 상기 a2코드의 후반부 8칩 부분이 반전되어 생성된다.
도5는 본 발명의 일실시예에 따라 PSC 구성에 이용되는 구성 Golay 코드 생성 장치 즉 구성 Golay 코드 α1및 α2를 생성하는데 사용되는 시퀀스 생성장치(501)로서, 구성 Golay 코드 α1는 아래 수학식24의 값을 갖는 생성 장치(501)에 의해 생성된다.
또한 구성 Golay 코드 α2는 아래 수학식25의 값을 갖는 생성 장치(501)에 의해 생성된다.
도5에서 출력 α로부터 각각 α1과 α2에 해당되는 코드가 생성된다.
도6은 본 발명의 일실시예에 따라 SSC 구성에 이용되는 구성 Golay 코드 생성 장치 즉 구성 Golay 코드 β를 생성하는데 사용되는 시퀀스 생성 장치(601)로, 구성 Golay 코드 β는 수학식26의 값을 갖는 시퀀스 생성 장치(601)에 의해 생성될수 있다.
도6에서 출력 β로부터 코드가 생성된다.
도7은 본 발명의 일실시예에 따른 256칩 PSC 검출 장치의 구성도로서, 통신 시스템으로부터 전송되는 PSC는 이동국에서 도7과 같이 구성되는 검출 장치에 의해 검출될 수 있다. PSC는 계층적 Golay 코드로 구성되어 있기 때문에 검출 장치에서 사용되는 상관기 또한 계층적으로 구성될 수 있으며, 계층적으로 구성된 상관기는 동기코드 전체를 직접적으로 상관을 취하는 일반 상관기에 비해 적은 수의 소자에 의해 구현될 수 있다.
도7에서 r(n)는 수신 신호를 기저 대역으로 변환한 이산 시간 n에서의 샘플 값을 의미하는 것으로 실제 수신기 설계에서 칩마다 정수 개의 샘플을 취하여 칩 전송률보다 높은 표본화율을 취할 수 있으나, 도7에서는 칩마다 하나의 샘플값을 갖는 것으로 가정하였다.
전처리부는 동기코드가 QPSK 신호로 전송될 경우에 I 채널과 Q 채널로 수신된 복소 샘플을 실수 샘플로 변환하는 기능을 수행한다. 동기코드가 QPSK가 아닌이진 위상 편이 변조 방식(Binary Phase Shift Keying, BPSK)의 신호로 전송될 경우에는 전처리부는 생략된다.
α1상관부는 PSC에서 전반부 128칩에 해당되는 부분을 구성하기 위해 사용된 8칩 길이의 구성 Golay 코드 α1과의 상관값을 얻는 기능을 수행하며, 수신 샘플을 16칩 간격으로 α1의 각 칩과 상관을 취한다.
α2상관부는 PSC에서 후반부 128칩에 해당되는 부분을 구성하기 위해 사용된 8칩 길이의 구성 Golay 코드 α2와의 상관값을 얻는 기능을 수행하며, 수신 샘플을 16칩 간격으로 α2의 각 칩과 상관을 취한다.
α1상관부의 출력은 a1상관부의 입력이 되고 a1상관부에서는 16칩 길이의 기본 Golay 코드 a1과의 상관값을 얻는다. 마찬가지로, α2상관부의 출력은 a2상관부의 입력이 되고 a2상관부에서는 16칩 길이의 기본 Golay 코드 a2와의 상관값을 얻는다.
a1상관부의 출력은 수신 샘플과 PSC의 전반부 128칩과의 상관값을, a2상관부의 출력은 수신 샘플과 PSC의 후반부 128칩과의 상관값을 나타낸다.
전반부 128칩과 후반부 128칩에 대한 각각의 상관값은 비동기 결합부의 입력이 되고, 비동기 결합부에서는 두 상관값에 대해 제곱을 취한 후 더하여 최종 출력 값으로 샘플 시간 n에서의 PSC에 대한 상관값 R(n)을 얻는다.
샘플 시간 n마다의 출력 R(n)를 이용하여 수신 타이밍을 추정하는 방법에 대한 것은 본 발명의 요지에 벗어나므로 생략한다. 위와 같이 얻어진 수신 타이밍으로부터 이동국은 슬럿 구간에 대한 동기를 얻을 수 있다.
도8은 본 발명의 다른 실시예에 따른 128칩 PSC 검출 장치의 구성도로서, 동기코드를 위해 128칩 길이가 사용될 경우, PSC에 대한 검출 장치는 도8과 같이 구성된다. 256칩 길이의 PSC에서 전반부의 128칩이 이용되는 경우에는 도8의 코드 αx와 ax로 각각 α1과 a1이 사용되고, 후반부의 128칩이 이용되는 경우에는 도8의 코드 αx와 ax로 각각 α2와 a2이 사용된다.
도9는 본 발명의 일실시예에 따른 256칩 SSC 검출 장치의 구성도로서, 통신 시스템으로부터 전송되는 SSC는 이동국에서 도9과 같이 구성되는 검출 장치에 의해 검출될 수 있다. SSC에 대한 검출 장치는 PSC 검출 시에 얻어진 슬럿 구간 타이밍을 기준으로 매 슬럿 구간의 앞부분 256칩에 대해 도9의 검출 장치를 사용하여 해당 슬럿 구간에서 사용된 SSC(CS k)를 검출한다. 도9에서 r(k)는 수신 신호를 기저 대역으로 변환한 후의 k 번째 샘플값이며, 동기코드가 QPSK가 아닌 BPSK 신호로 전송될 경우에는 전처리부는 생략된다.
CS상관부는 SSC에서 하다마드 코드 hm와 곱하기 이전의 256칩 길이의 계층적Golay 코드 CS와의 상관값을 얻는 기능을 수행하며, 수신 샘플과 CS를 곱한 후 8칩 간격으로 그 출력을 더한다. SSC(CS k)를 생성할 때 하다마드 코드 hm은 8칩 간격으로 동일한 칩이 반복되기 때문에, 상관 출력를 8칩 간격으로 더한다 하더라도 하다마드 코드에 의한 영향은 없다.
전체 256칩에 대해 8칩 간격으로 상관 출력이 얻어지므로 CS상관부의 출력은 32개가 되고, 전반부 16개 출력값과 후반부 16개 출력값은 각각 16 * 16 고속 하다마드 변환기의 입력이 된다.
SSC(CS k)를 생성할 때 사용된 하다마드 코드 hm는 8칩 간격으로 동일한 칩이 반복되므로, 전반부 128칩 부분에서 각 8칩 구간을 하나의 칩으로 고려하면, 16칩 길이를 갖는 하다마드 코드와 동일하다. 따라서, CS상관부의 전반부 16개 출력값에 대해 16 * 16 고속 하다마드 변환기를 사용할 수 있다. 또한, 하다마드 코드 hm에서 후반부 128칩은 전반부 128칩과 동일하므로, CS상관부의 후반부 16개 출력값에 대해서도 동일한 16 * 16 고속 하다마드 변환기를 사용할 수 있다. 16 * 16 고속 하다마드 변환기의 16개의 출력은 순서대로 16개의 하다마드 코드에 대한 상관값을 의미한다. 두개의 고속 하다마드 변환기의 출력은 비동기 결합부의 입력이 되고, 비동기 결합부에서는 입력값에 대해 제곱을 취한 후, 전반부 16개 값 중 하나의 값과 후반부의 16개 값 중 동일한 순서의 하나의 값을 더하여 16개의 출력값을 얻는다.
비동기 결합부는 SSC에 사용된 하다마드 코드에 대해 전반부 128칩 구간과 후반부 128칩 구간 동안에서 얻어진 상관값을 결합하는 기능을 수행한다. 비동기 결합부의 16개의 출력은 최종적으로 최대 선택부의 입력이 되고, 최대 선택부에서는 16개 입력중 최대값을 선택하여 출력값 R(n)와 선택된 입력값에 대한 번호 I(n)를 출력한다. 출력값 R(n)는 SSC에 대한 최종 상관값을, I(n)는 SSC에 사용된 하다마드 코드 중 가장 상관성이 높은 하다마드 코드의 번호를 의미한다.
위와 같은 방법에 의해 각 슬럿 구간에서 수신된 SSC(CS k)를 검출하고, 15개의 슬럿 구간동안의 시퀀스를 복호화하여(시퀀스가 부호화 되어 있을 경우) SCC 시퀀스의 부호(시퀀스가 부호화 되어 있을 경우) 시퀀스와 비교하여 일치하는 수신 타이밍과 시퀀스 종류를 검출할 수 있다. 수신 타이밍으로부터 프레임 구간에 대한 동기를 획득할 수 있으며, 시퀀스 종류로부터 해당 셀에서 사용되는 파일럿 코드의 그룹을 인식할 수 있다.
도10은 본 발명의 다른 실시예에 따른 128칩 SSC 검출 장치의 구성도로서, 이동국은 SCC 시퀀스에 대한 검출 결과를 이용하여 파일럿 코드에 대한 동기 획득을 얻을 수 있다. 동기코드를 위해 128칩 길이가 사용될 경우, SSC에 대한 검출 장치는 도10과 같이 구성된다.
256칩 길이의 SSC에서 전반부의 128칩 부분 만을 사용한 경우에는 도10의CS'상관부에서 사용된 코드로 128칩의 < CS,1, CS,2, CS,3, ..., CS,128>가 사용되고, 후반부의 128칩 부분 만을 사용한 경우에는 128칩의 < CS,129, CS,130, CS,131, ..., CS,256>가 사용된다.
도11은 본 발명의 또 다른 실시예에 따른 256칩 SSC 검출 장치의 구성도이고, 도12는 본 발명의 또 다른 실시예에 따른 128칩 SSC 검출 장치의 구성도이다. SSC에 대한 검출은 PSC 검출에서 이미 슬럿 구간 타이밍을 획득하였기 때문에, 도9와 도10에서의 Cs 및 CS상관부를 위해 정합 필터(matched filter)의 구조보다는 능동 상관기(active correlator)를 사용하여 도11과 도12와 같이 구현할 수 있으며, 이 경우 구조가 매우 단순해진다.
도11은 256칩 동기코드에 대해 검출 장치 구조로서, Cs 상관부로 능동 상관기를 사용하여 매칩 샘플마다 Cs와 상관을 취하고 8칩 결합부에서 8칩 구간동안의 샘플을 더하여 8칩 간격으로 더해진 샘플을 출력한다.
직병렬 변환부는 매 16칩 구간동안 입력되는 샘플을 16개의 출력으로 배분하며, 고속 하다마드 변환부를 통과시켜 전반부128칩 동안의 상관값과 후반부 128칩 동안의 상관값을 구하고 두 샘플을 비동기 결합하여 256칩동안의 상관값을 구한다.
최대 선택부에서는 16개의 병렬로 입력되는 상관값 중 최대값을 갖는 샘플을 취하여 최종 상관값 R(k)과 가장 상관성이 높은 하다마드 코드의 번호 I(k)를 출력한다.
도12는 128칩 동기코드에 대해 검출 장치 구조로서, CS' 상관부로 능동 상관기를 사용하여 매칩 샘플마다 CS'와 상관을 취하고 8칩 결합부에서 8칩 구간동안의 샘플을 더하여 8칩 간격으로 더해진 샘플을 출력한다.
직병렬 변환부는 매 16칩 구간동안 입력되는 샘플을 16개의 출력으로 배분하며, 고속 하다마드 변환부를 통과시켜 128칩 동안의 상관값을 구한다.
최대 선택부에서는 16개의 병렬로 입력되는 상관값 중 최대값을 갖는 샘플을 취하여 최종 상관값 R(n)과 가장 상관성이 높은 하다마드 코드의 번호 I(n)를 출력한다.
본 문서에서 본 발명의 내용을 효과적으로 설명하기 위해 일례로 비동기식 이동 통신 시스템에서의 동기 채널에서 사용되는 동기코드와 검출 장치를 설명하였다. 그러나, 본 발명의 동기코드와 검출 장치는 다른 통신 시스템에서도 적용될 수 있으며, 이 발명이 속하는 기술분야의 숙련자에게는 본 발명의 기술 사항을 벗어남이 없이 다른 시스템 환경에 적용하거나, 다양한 변경 및 조절이 가능함이 분명하다. 그러므로, 본 발명의 보호 범위는 응용 대상이나 실시 예가 아닌 첨부된 청구 범위에 의해서만 한정될 것이며, 앞서 언급한 다양한 응용이나, 변경 예를 모두 포함하는 것으로 해석되어야 한다.
또한, 이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 명백하다 할 것이다.
이상에서 설명된 바와 같이 본 발명은, 이동국이 시스템의 브로드캐스팅 채널 수신 이전에 동기 채널로 전송되는 동기코드를 수신함으로써, 시스템에서 브로드캐스팅되는 채널에 대한 동기를 용이하게 이룰 수 있다.
또한, 도플러 천이에 의해 수신 반송파와 수신기의 주파수와 큰 차이가 있는 상황에서 동기 획득 시간을 감소시키고 및 동기 획득 확률이 증가되는 효과가 있다.

Claims (17)

  1. 비동기식 이동 통신 시스템에서 이동국이 동기 획득을 위해 사용되는 동기채널의 동기코드 생성 방법에 있어서,
    하기 수학식1과 같이 표현되는 기본 Golay 코드를 생성하는 제1단계;
    하기 수학식2와 같이 표현되는 구성 Golay 코드를 생성하는 제2단계; 및
    상기 생성된 기본 Golay 코드및 구성 Golay 코드를 기초로 하기 수학식3과 같이 표현되는 1차 계층적 Golay 코드또는를 생성하는 제3단계
    를 포함하는 동기코드 생성 방법.
    [수학식 1]
    [수학식 2]
    [수학식 3]
  2. 제1항에 있어서,
    상기 1차 계층적 Golay 코드는
    1차 동기코드로서 상기 동기 채널 무선 프레임 구간을 구성하는 슬럿 전반부의 128칩 구간동안 전송되는 코드
    인 것을 특징으로 하는 동기코드 생성 방법.
  3. 제1항에 있어서,
    상기 1차 계층적 Golay 코드를 연접하여 하기 수학식4와 같이 표현되는 1차 동기코드를 생성하는 제4단계
    를 더 포함하는 동기코드 생성 방법.
    [수학식 4]
  4. 제3항에 있어서,
    상기 1차 동기코드는
    상기 동기 채널 무선 프레임 구간을 구성하는 슬럿의 256칩 구간동안 전송되는 코드
    인 것을 특징으로 하는 동기코드 생성 방법.
  5. 제3항에 있어서,
    하기 수학식5와 같이 표현되는 기본 Golay 코드를 생성하는 제5단계;
    하기 수학식6과 같이 표현되는 구성 Golay 코드를 생성하는 제6단계; 및
    상기 생성된 기본 Golay 코드및 구성 Golay 코드를 기초로 상기 하기 수학식7과 같이 표현되는 2차 계층적 Golay 코드를 생성하는 제7단계
    를 포함하는 동기코드 생성 방법.
    [수학식 5]
    [수학식 6]
    [수학식 7]
  6. 제5항에 있어서,
    하기 수학식8과 같이 8칩 구간동안 동일한 칩이 반복되고 128칩이 2회 반복되는 하다마드 코드(hm=)를 생성하는 제8단계;
    상기 2차 계층적 Golay 코드의 전반부 128칩() 및 상기 하다마드 코드(hm)의 전반부 128칩()을 칩별로 승산하여 하기 수학식9와 같이 표현되는 128칩의 2차 동기코드()를 생성하는 제9단계; 및
    상기 2차 계층적 Golay 코드의 후반부 128칩() 및 상기 하다마드 코드(hm)의 후반부 128칩()을 칩별로 승산하여 하기 수학식10과 같이 표현되는 128칩의 2차 동기코드()를 생성하는 제10단계
    를 더 포함하는 동기코드 생성 방법.
    [수학식 8]
    단,
    [수학식 9]
    [수학식 10]
  7. 제6항에 있어서,
    상기 2차 동기코드()는
    상기 1차 동기코드가 전송되는 경우에 상기 1차 동기코드와 동일한 전송 구간 동안 전송되는 코드인 것
    을 특징으로 하는 동기코드 생성 방법.
  8. 제6항에 있어서,
    상기 2차 동기코드()는
    상기 1차 동기코드가 전송되는 경우에 상기 1차 동기코드와 동일한 전송 구간 동안 전송되는 코드
    인 것을 특징으로 하는 동기코드 생성 방법.
  9. 제5항에 있어서,
    상기 2차 계층적 Golay 코드 및 상기 하다마드 코드(hm)를 칩별로 승산하여 하기 수학식11과 같이 표현되는 256칩 길이의 2차 동기코드를 생성하는 제11단계
    를 더 포함하는 동기코드 생성 방법.
    [수학식 11]
  10. 제9항에 있어서,
    상기 제11단계에서 생성된 256칩 길이의 2차 동기코드는
    상기 1차 동기코드가 전송되는 경우에 상기 1차 동기코드와 동일한전송 구간 동안 전송되는 코드
    인 것을 특징으로 하는 동기코드 생성 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 의해 생성된 동기코드의 검출 방법에 있어서,
    128칩 1차 동기코드가 전송되는 경우,
    전송된 수신 샘플과 상기 구성 Golay 코드에 대해 16칩 간격으로 상관을 취하는 제1단계; 및
    상기 제2단계에서 취해진 상관값과 상기 기본 Golay 코드에 대해 상관을 취함으로써 샘플 시간 n에서의 상기 128칩 1차 동기코드에 대한 상관값을 획득하는 제2단계
    를 포함하고,
    128칩 1차 동기코드가 전송되는 경우,
    전송된 수신 샘플과 상기 구성 Golay 코드에 대해 16칩 간격으로 상관을 취하는 제3단계; 및
    상기 제3단계에서 취해진 상관값과 상기 기본 Golay 코드에 대해 상관을 취함으로써 샘플 시간 n에서의 상기 128칩 1차 동기코드에 대한 상관값을 획득하는 제4단계
    를 포함하는 동기코드 검출 방법.
  12. 제11항에 있어서,
    256칩 1차 동기코드가 전송되는 경우,
    전송된 수신 샘플과 상기 구성 Golay 코드에 대해 16칩 간격으로 상관을 취하는 제5단계;
    상기 제5단계에서 취해진 상관값과 상기 기본 Golay 코드에 대해 상관을 취함으로써 샘플 시간 n에서의 상기 256칩 1차 동기코드의 전반부 칩에 대한 상관값을 획득하는 제6단계;
    전송된 수신 샘플과 상기 구성 Golay 코드에 대해 16칩 간격으로 상관을 취하는 제7단계;
    상기 제7단계에서 취해진 상관값과 상기 기본 Golay 코드에 대해 상관을 취함으로써 샘플 시간 n에서의 상기 256칩 1차 동기코드의 후반부 칩에 대한 상관값을 획득하는 제8단계;
    상기 제7단계 및 제8단계에서 획득된 상관값 각각에 대해 제곱을 취한 후 더함으로써 샘플 시간 n에서의 상기 256칩 1차 동기코드에 대한 상관값을 획득하는 제9단계
    를 더 포함하는 동기코드 검출 방법.
  13. 제12항에 있어서,
    상기 2차 동기코드()가 전송되는 경우,
    수신 샘플과 상기 2차 계층적 Golay 코드의 전반부 128칩()을 곱한 후 8칩 간격으로 가산함으로써 16개의 값을 출력하는 제10단계;
    상기 하다마드 코드(hm)를 기초로 상기 제10단계에서 출력된 16개의 값을 16*16 고속 하다마드 변환시킴으로써 16개의 하다마드 코드에 대한 16개의 상관값을 획득하는 제11단계; 및
    상기 제11단계에서 획득된 16개 상관값 중 최대값을 선택하여 상기 2차 동기코드()에 대한 최종 상관값과 상기 2차 동기코드()에 사용된 하다마드 코드 중 가장 상관성이 높은 하다마드 코드의 번호를 출력하는 제12단계
    를 포함하고,
    상기 2차 동기코드()가 전송되는 경우,
    수신 샘플과 상기 2차 계층적 Golay 코드의 후반부 128칩()을 곱한 후 8칩 간격으로 가산함으로써 16개의 값을 출력하는 제11단계;
    상기 하다마드 코드(hm)를 기초로 상기 제11단계에서 출력된 16개의 값을 16*16 고속 하다마드 변환시킴으로써 16개의 하다마드 코드에 대한 16개의 상관값을 획득하는 제12단계; 및
    상기 제12단계에서 획득된 16개 상관값 중 최대값을 선택하여 상기 2차 동기코드()에 대한 최종 상관값과 상기 2차 동기코드()에 사용된 하다마드 코드 중 가장 상관성이 높은 하다마드 코드의 번호를 출력하는 제13단계
    를 포함하는 동기코드 검출 방법.
  14. 제13항에 있어서,
    상기 256칩 길이의 2차 동기코드가 전송되는 경우,
    수신 샘플과 상기 2차 계층적 Golay 코드의 전반부 128칩()을 곱한 후 8칩 간격으로 가산함으로써 16개의 값을 출력하는 제14단계;
    상기 하다마드 코드(hm)를 기초로 상기 제14단계에서 출력된 16개의 값을 16*16 고속 하다마드 변환시킴으로써 상기 256칩 2차 동기코드의 전반부 128칩과 16개의 하다마드 코드에 대한 16개의 상관값을 획득하는 제15단계;
    수신 샘플과 상기 2차 계층적 Golay 코드의 후반부 128칩()을 곱한 후 8칩 간격으로 가산함으로써 16개의 값을 출력하는 제16단계;
    상기 하다마드 코드(hm)를 기초로 상기 제16단계에서 출력된 16개의 값을 16*16 고속 하다마드 변환시킴으로써 상기 256칩 2차 동기코드의 후반부 128칩과 16개의 하다마드 코드에 대한 16개의 상관값을 획득하는 제17단계;
    상기 제15단계 및 제16단계에서 각각 획득된 16개의 상관값에 대해 제곱을 취한 후 순서적으로 상호 대응되는 각 값을 가산하여 16개의 출력값을 획득함으로써 상기 256칩 2차 동기코드의 전반부 128칩 구간 및 상기 256칩 2차 동기코드의 후반부 128칩 구간 동안에 획득된 상관값을 결합하는 제18단계; 및
    상기 제18단계에서 획득된 16개 출력값 중 최대값을 선택하여 상기 256칩 2차 동기코드에 대한 최종 상관값과 상기 256칩 2차 동기코드에 사용된 하다마드 코드 중 가장 상관성이 높은 하다마드 코드의 번호를 출력하는 제19단계
    를 포함하는 동기코드 검출 방법.
  15. 제12항에 있어서,
    상기 128칩 길이의 2차 동기코드가 전송되는 경우,
    수신 샘플과 상기 2차 계층적 Golay 코드의 128칩에 대해 매 칩 샘플마다 상관값을 취하는 제20단계;
    상기 제20단계의 상관값을 8칩 구간마다 가산하여 출력하는 제21단계;
    상기 제21단계의 출력값에 대해 16칩 구간마다 16개의 출력값으로 배분하는 제22단계;
    상기 하다마드 코드(hm)를 기초로 상기 제22단계에서 출력된 16개의 값을 16*16 고속 하다마드 변환시킴으로써 상기 128칩 2차 동기코드와 16개의 하다마드 코드에 대한 16개의 상관값을 획득하는 제23단계; 및
    상기 제23단계에서 획득된 16개 상관값 중 최대값을 선택하여 상기 128칩 2차 동기코드에 대한 최종 상관값과 상기 128칩 2차 동기코드에 사용된 하다마드 코드 중 가장 상관성이 높은 하다마드 코드의 번호를 출력하는 제24단계
    를 포함하는 동기코드 검출 방법.
  16. 제15항에 있어서,
    상기 128칩 길이의 2차 동기코드가 상기 2차 동기코드()인 경우에 상기 2차 계층적 Golay 코드의 128칩은 상기 2차 계층적 Golay 코드의 전반부 128칩()이고,
    상기 128칩 길이의 2차 동기코드가 상기 2차 동기코드()인 경우에 상기 2차 계층적 Golay 코드의 128칩은 상기 2차 계층적 Golay 코드의 후반부 128칩()인 것
    을 특징으로 하는 동기코드 검출 방법.
  17. 제15항에 있어서,
    상기 256칩 길이의 2차 동기코드가 전송되는 경우,
    수신 샘플과 상기 2차 계층적 Golay 코드에 대해 매 칩 샘플마다 상관값을취하는 제25단계;
    상기 제25단계의 상관값을 8칩 구간마다 가산하여 출력하는 제26단계;
    상기 제26단계의 출력값에 대해 16칩 구간마다 16개의 출력값으로 배분하는 제27단계;
    상기 하다마드 코드(hm)를 기초로 상기 제27단계에서 출력된 16개의 값을 16*16 고속 하다마드 변환시킴으로써 상기 256칩 2차 동기코드 전반부 128칩 및 상기 256칩 2차 동기코드 후반부 128칩과 16개의 하다마드 코드에 대한 16개의 상관값을 순차적으로 획득하는 제28단계;
    상기 제28단계에서 순차적으로 획득된 16개의 상관값에 대해 제곱을 취한 후 순서적으로 상호 대응되는 각 값을 가산하여 16개의 출력값을 획득함으로써 상기 256칩 2차 동기코드의 전반부 128칩 구간 및 상기 256칩 2차 동기코드의 후반부 128칩 구간 동안에 획득된 상관값을 결합하는 제29단계; 및
    상기 제29단계에서 획득된 16개 출력값 중 최대값을 선택하여 상기 256칩 2차 동기코드에 대한 최종 상관값과 상기 256칩 2차 동기코드에 사용된 하다마드 코드 중 가장 상관성이 높은 하다마드 코드의 번호를 출력하는 제30단계
    를 포함하는 동기코드 검출 방법.
KR10-2002-0063942A 2001-10-20 2002-10-18 동기 채널의 동기코드 생성 및 검출 방법 KR100461545B1 (ko)

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