KR19990033441A - Bit line formation method of semiconductor memory - Google Patents
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Abstract
본 발명은 반도체 메모리의 비트라인 형성방법에 관한 것으로, 종래 반도체 메모리의 비트라인 형성방법은 사진식각공정을 통해 모스 트랜지스터의 공통 소스를 노출시키고, 그 상부에 금속을 증착하여 비트라인을 형성함으로써, 사진식각공정의 오배열에 의해 그 비트라인과 워드라인 또는 캐패시터 전극 사이에 쇼트가 발생하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 공통 소스를 갖는 두 모스 트랜지스터와, 그 두 모스 트랜지스터의 드레인에 접속되는 캐패시터가 제조된 기판의 상부에 제 1절연막을 증착하고, 그 제 1절연막에 콘택홀을 형성하여 상기 두 모스 트랜지스터의 공통 소스를 노출시키는 소스 노출단계와; 상기 형성한 콘택홀 내에 금속막을 증착하고, 사진식각공정을 통해 그 금속막의 측면부를 식각하는 수직배선 형성단계와; 상기 금속막의 측면부가 식각된 영역에 제 2절연막을 증착하는 수직배선 절연단계와; 상기 제 1, 제 2절연막과 수직배선의 상부에 금속막을 증착하고, 패턴을 형성하여 상기 수직배선에 접속되는 수평전극을 형성하는 수평배선 형성단계로 이루어져 비트라인의 수직배선 측면에 절연막을 증착시켜 비트라인과 모스 트랜지스터의 게이트 간 또는 비트라인과 캐패시터간에 쇼트가 발생되는 것을 방지함으로써, 반도체 메모리의 수율을 증가시키는 효과가 있다.The present invention relates to a method for forming a bit line of a semiconductor memory, and a method of forming a bit line of a conventional semiconductor memory by exposing a common source of a MOS transistor through a photolithography process and depositing a metal on the upper portion to form a bit line, Due to the misalignment of the photolithography process, a short occurs between the bit line and the word line or the capacitor electrode. In view of the above problems, the present invention deposits a first insulating film on top of a substrate on which two MOS transistors having a common source and capacitors connected to the drains of the two MOS transistors are manufactured, and a contact hole is formed in the first insulating film. A source exposing step of exposing a common source of the two MOS transistors; A vertical wiring forming step of depositing a metal film in the formed contact hole and etching side surfaces of the metal film through a photolithography process; A vertical wiring insulation step of depositing a second insulating film in a region where the side portion of the metal film is etched; A metal film is deposited on the first and second insulating films and the vertical wiring, and a horizontal wiring forming step of forming a pattern to form a horizontal electrode connected to the vertical wiring comprises depositing an insulating film on the vertical wiring side of the bit line. By preventing a short from occurring between the gate of the bit line and the MOS transistor or between the bit line and the capacitor, there is an effect of increasing the yield of the semiconductor memory.
Description
본 발명은 반도체 메모리의 비트라인 형성방법에 관한 것으로, 특히 비트라인을 섬구조로 형성하여 비트라인과 플래이트전극간의 쇼트를 방지하는데 적당하도록 한 반도체 메모리의 비트라인 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a bit line in a semiconductor memory, and more particularly, to a method for forming a bit line in a semiconductor memory in which the bit lines are formed in an island structure so as to prevent short circuit between the bit lines and the plate electrodes.
일반적으로 반도체 메모리의 셀 구조는 하나의 비트라인에 그 소스가 접속되고, 드레인에 캐패시터가 형성된 형태로 구성되며, 이와 같은 반도체 메모리 셀을 제조하기 위해서는 기판에 소자가 형성될 액티브영역을 정의하고, 그 액티브영역의 상부에 공통 소스를 갖는 두 개의 모스 트랜지스터를 제조하고, 각각의 모스 트랜지스터 드레인에 캐패시터를 제조한 다음, 절연막을 상기 모스 트랜지스터 및 캐패시터의 전면에 증착하고, 그 증착된 절연막의 일부를 선택적으로 식각하여 상기 두 모스 트랜지스터의 공통 소스를 노출시키고, 그 상부에 금속을 증착하여 형성하였으며, 이와 같은 종래 반도체 메모리의 비트라인 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, a cell structure of a semiconductor memory has a form in which a source is connected to one bit line and a capacitor is formed in a drain. To manufacture such a semiconductor memory cell, an active region in which a device is to be formed is defined on a substrate. Two MOS transistors having a common source on top of the active region are fabricated, a capacitor is fabricated on each of the MOS transistor drains, an insulating film is deposited on the front surface of the MOS transistor and the capacitor, and a part of the deposited insulating film is deposited. By selectively etching to expose a common source of the two MOS transistors, and formed by depositing a metal on the upper, it will be described in detail with reference to the accompanying drawings, the method of manufacturing a bit line of the conventional semiconductor memory.
도1a 내지 도1c는 종래 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 소자를 형성할 액티브영역을 설정하고, 그 액티브영역의 상부에 공통 소스를 갖는 두 모스 트랜지스터(3),(4)를 형성하고, 그 모스 트랜지스터(3),(4) 각각의 드레인에 접속되는 캐패시터(5),(6)를 형성하는 단계(도1a)와; 상기 기판(1)에 형성한 모스 트랜지스터(3),(4) 및 캐패시터(5),(6)의 상부에 절연층(7)을 증착하고, 사진식각공정을 통해 상기 두 모스 트랜지스터(3),(4)의 공통 소스를 외부로 노출시키는 단계(도1b)와; 상기 노출된 공통소스 및 절연층(7)의 상부 전면에 금속을 증착하고, 사진식각공정으로 상기 금속을 부분적으로 식각하여 비트라인(8)을 형성하는 단계(도1c)로 이루어진다.1A to 1C are cross-sectional views of a manufacturing process of a conventional semiconductor memory. As shown therein, an active region for forming an element is formed by depositing a field oxide film 2 on an upper portion of a substrate 1. Forming two MOS transistors 3, 4 having a common source thereon, and forming capacitors 5, 6 connected to the drains of the MOS transistors 3, 4 respectively (Fig. 1a); The insulating layer 7 is deposited on the MOS transistors 3, 4, and capacitors 5, 6 formed on the substrate 1, and the two MOS transistors 3 are formed by a photolithography process. Exposing the common source of (4) to the outside (FIG. 1B); Depositing a metal on the entire upper surface of the exposed common source and the insulating layer 7, and partially etching the metal to form a bit line 8 by a photolithography process (Fig. 1c).
이하, 상기와 같이 구성된 종래 반도체 메모리의 비트라인 형성방법을 좀 더 상세히 설명한다.Hereinafter, a bit line forming method of the conventional semiconductor memory configured as described above will be described in more detail.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 로코스(LOCOS)공정을 통해 필드산화막(2)을 증착한다. 필드산화막(2)은 소자가 형성될 액티브 영역간을 분리하는 역할을 하며, 액티브 영역에 형성되는 메모리셀간의 전기적인 영향을 방지한다.First, as shown in FIG. 1A, a field oxide film 2 is deposited on a substrate 1 through a LOCOS process. The field oxide film 2 serves to separate the active regions in which the elements are to be formed, and prevents electrical influences between the memory cells formed in the active regions.
그 다음, 상기 액티브 영역에 소스를 공통으로 사용하는 두 모스 트랜지스터(3),(4)를 제조한다. 이와 같은 모스 트랜지스터(3),(4)는 모스 트랜지스터간의 절연을 위한 분리구조를 형성하지 않고 공정함으로써 용이하게 제조가 가능하다.Next, two MOS transistors 3 and 4 are manufactured using a common source in the active region. Such MOS transistors 3 and 4 can be easily manufactured by processing without forming a separate structure for insulation between MOS transistors.
그 다음, 상기 모스 트랜지스터(3),(4)의 상부에 절연층(도면 생략)을 증착하고, 그 절연층을 식각하여 각각의 드레인을 노출시킨 후, 그 각각의 드레인에 접속하는 캐패시터(5),(6)를 제조한다. 이때, 캐패시터(5),(6)는 그 전극의 표면적을 크게 형성하기 위해 다결정실리콘과 산화막의 선택적 식각을 이용하여 제조한 씨유비(CUB)형 또는 핀형구조로 제조한다.Next, an insulating layer (not shown) is deposited on the MOS transistors 3 and 4, the insulating layer is etched to expose respective drains, and then the capacitors 5 are connected to the respective drains. ) And (6). At this time, the capacitors 5 and 6 are manufactured in a CUB-type or fin-type structure manufactured by using selective etching of polysilicon and an oxide film to form a large surface area of the electrode.
그 다음, 도1b에 도시한 바와 같이 상기 모스 트랜지스터(3),(4) 및 캐패시터(5),(6)의 상부에 절연층(7)을 증착하고, 사진식각공정을 통해 상기 증착한 절연층(7)의 일부를 선택적으로 식각하여 모스 트랜지스터(3),(4)의 공통 소스를 노출시킨다.Next, as illustrated in FIG. 1B, an insulating layer 7 is deposited on the MOS transistors 3, 4, and capacitors 5, 6, and the deposited insulation is formed by a photolithography process. A portion of layer 7 is selectively etched to expose a common source of MOS transistors 3 and 4.
그 다음, 도1c에 도시한 바와 같이 상기 노출된 공통 소스와 절연층(7)의 상부전면에 금속을 증착하고, 사진식각공정을 통해 부분적으로 식각하여 배선을 형성함으로써, 비트라인(8)을 완성시킨다.Next, as shown in FIG. 1C, the bit line 8 is formed by depositing a metal on the exposed common source and the upper surface of the insulating layer 7 and partially etching the same through a photolithography process. Complete
그러나, 상기한 바와 같이 종래 반도체 메모리의 비트라인 형성방법은 절연층에 사진식각을 통한 콘택홀을 형성하여 모스 트랜지스터의 공통 소스를 노출시키고, 그 상부에 금속을 증착하여 비트라인을 형성함으로써, 사진식각공정의 오배열에 의해 그 비트라인과 워드라인인 모스 트랜지스터의 게이트간에 쇼트가 발생하거나, 비트라인과 캐패시터의 전극간에 쇼트가 발생하여 반도체 메모리를 사용할 수 없는 문제점이 있었다.However, as described above, in the method of forming a bit line of a conventional semiconductor memory, a contact hole through photolithography is formed in an insulating layer to expose a common source of a MOS transistor, and a metal is formed thereon to form a bit line. The misalignment of the etching process may cause short circuits between the bit lines and the gates of the MOS transistors, which are word lines, or short circuits between the bit lines and the electrodes of the capacitors, thereby preventing the use of semiconductor memories.
이와 같은 문제점을 감안한 본 발명은 메모리셀을 구성하는 모스 트랜지스터 및 캐패시터와 비트라인 사이에 쇼트가 발생되는 것을 방지하는 반도체 메모리의 비트라인 형성방법을 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a method of forming a bit line of a semiconductor memory which prevents a short from occurring between a MOS transistor, a capacitor, and a bit line constituting a memory cell.
도1a 내지 도1c는 종래 반도체 메모리의 비트라인 제조공정 수순단면도.1A to 1C are cross-sectional views of a process for manufacturing a bit line in a conventional semiconductor memory.
도2a 내지 도2e는 본 발명 반도체 메모리의 비트라인 제조공정 수순단면도.2A to 2E are cross-sectional views of a process for manufacturing a bit line in a semiconductor memory of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:비트라인1: Substrate 2: Bit line
3,4:모스 트랜지스터 5,6:캐패시터3,4: MOS transistor 5,6: capacitor
7,7':절연층 8:비트라인7,7 ': insulation layer 8: bit line
8':금속막8 ': metal film
상기와 같은 목적은 공통 소스를 갖는 두 모스 트랜지스터와, 그 두 모스 트랜지스터의 드레인에 접속되는 캐패시터가 제조된 기판의 상부에 제 1절연막을 증착하고, 그 제 1절연막에 콘택홀을 형성하여 상기 두 모스 트랜지스터의 공통 소스를 노출시키는 소스 노출단계와; 상기 형성한 콘택홀 내에 금속막을 증착하고, 사진식각공정을 통해 그 금속막의 측면부를 식각하는 수직배선 형성단계와; 상기 금속막의 측면부가 식각된 영역에 제 2절연막을 증착하는 수직배선 절연단계와; 상기 제 1, 제 2절연막과 수직배선의 상부에 금속막을 증착하고, 패턴을 형성하여 상기 수직배선에 접속되는 수평전극을 형성하는 수평배선 형성단계로 구성되어 비트라인의 수직전극 측면에 절연막을 형성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is achieved by depositing a first insulating film on top of a substrate on which two MOS transistors having a common source and capacitors connected to the drains of the two MOS transistors are manufactured, and forming contact holes in the first insulating film. A source exposing step of exposing a common source of the MOS transistors; A vertical wiring forming step of depositing a metal film in the formed contact hole and etching side surfaces of the metal film through a photolithography process; A vertical wiring insulation step of depositing a second insulating film in a region where the side portion of the metal film is etched; A horizontal wiring forming step of depositing a metal film on the first and second insulating films and the vertical wiring, and forming a pattern to form a horizontal electrode connected to the vertical wiring to form an insulating film on the side of the vertical electrode of the bit line. This is achieved by, when described in detail with reference to the accompanying drawings, the present invention as follows.
도2a 내지 2e는 본 발명 반도체 메모리의 비트라인 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 소자를 형성할 액티브영역을 설정하고, 그 액티브영역의 상부에 공통 소스를 갖는 두 모스 트랜지스터(3),(4)를 형성하고, 그 모스 트랜지스터(3),(4) 각각의 드레인에 접속되는 캐패시터(5),(6)를 형성한 다음, 그 상부 전면에 절연층(7)을 증착하는 단계(도2a)와; 사진식각공정을 통해 상기 절연층(7)에 콘택홀을 형성하여 두 모스 트랜지스터(3),(4)의 공통 소스를 외부로 노출시키고, 상기 콘택홀 내부에 금속막(8')을 증착하는 단계(도2b)와; 포토레지스트(P/R)를 상기 금속막(8') 및 절연층(7)의 상부에 도포하고, 노광하여 상기 콘택홀 내에 증착된 금속막(8')의 주변부를 노출시키는 단계(도2c)와; 상기 포토레지스트(P/R)를 식각 마스크로 사용하는 식각공정으로, 상기 노출된 금속막(8')의 주변부를 식각하고, 포토레지스트(P/R)를 제거한 후, 그 식각된 부분과 절연층(7)의 상부에 절연층(7')을 증착하는 단계(도2d)와; 상기 절연층(7')을 평탄화하여 절연층(7) 및 금속막(8')을 노출시키고, 그 절연층(7),(7')과 금속막(8')의 상부에 금속을 증착한 후, 패턴을 형성하여 비트라인(8)을 형성하는 단계(도2e)로 이루어진다.2A to 2E are schematic cross-sectional views of a process for manufacturing a bit line of a semiconductor memory according to the present invention. As shown in this figure, an active region for forming an element is formed by depositing a field oxide film 2 on an upper portion of a substrate 1. Two MOS transistors 3 and 4 having a common source are formed in the upper portion of the region, and capacitors 5 and 6 connected to the drains of the respective MOS transistors 3 and 4 are formed. Depositing an insulating layer 7 on its upper front surface (FIG. 2A); Forming a contact hole in the insulating layer 7 through a photolithography process to expose a common source of the two MOS transistors 3 and 4 to the outside, and depositing a metal film 8 'in the contact hole. Step (FIG. 2B); A photoresist (P / R) is applied over the metal film 8 'and the insulating layer 7 and exposed to expose the periphery of the metal film 8' deposited in the contact hole (FIG. 2C). )Wow; In the etching process using the photoresist (P / R) as an etching mask, the peripheral portion of the exposed metal film (8 '), the photoresist (P / R) is removed, and then insulated from the etched portion Depositing an insulating layer 7 'on top of layer 7 (FIG. 2D); The insulating layer 7 'is planarized to expose the insulating layer 7 and the metal film 8', and metal is deposited on the insulating layers 7, 7 'and the metal film 8'. After that, a pattern is formed to form a bit line 8 (Fig. 2E).
이하, 상기와 같이 구성된 본 발명 반도체 메모리의 비트라인 형성방법을 좀 더 상세히 설명한다.Hereinafter, a bit line forming method of the semiconductor memory of the present invention configured as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 로코스(LOCOS)공정을 통해 필드산화막(2)을 증착한다. 필드산화막(2)은 소자가 형성될 액티브 영역간을 분리하는 역할을 하며, 액티브 영역에 형성되는 메모리셀간의 전기적인 영향을 방지한다.First, as shown in FIG. 2A, the field oxide film 2 is deposited on the substrate 1 through a LOCOS process. The field oxide film 2 serves to separate the active regions in which the elements are to be formed, and prevents electrical influences between the memory cells formed in the active regions.
그 다음, 상기 액티브 영역에 소스를 공통으로 사용하는 두 모스 트랜지스터(3),(4)를 제조한다. 이와 같은 모스 트랜지스터(3),(4)는 모스 트랜지스터간의 절연을 위한 분리구조를 형성하지 않고 공정함으로써 용이하게 제조가 가능하다.Next, two MOS transistors 3 and 4 are manufactured using a common source in the active region. Such MOS transistors 3 and 4 can be easily manufactured by processing without forming a separate structure for insulation between MOS transistors.
그 다음, 상기 모스 트랜지스터(3),(4)의 상부에 절연층(도면 생략)을 증착하고, 그 절연층을 식각하여 각각의 드레인을 노출시킨 후, 그 각각의 드레인에 접속하는 캐패시터(5),(6)를 제조한다. 이때, 캐패시터(5),(6)는 그 전극의 표면적을 크게 형성하기 위해 다결정실리콘과 산화막의 선택적 식각을 이용하여 제조한 씨유비(CUB)형 또는 핀형구조로 제조한다.Next, an insulating layer (not shown) is deposited on the MOS transistors 3 and 4, the insulating layer is etched to expose respective drains, and then the capacitors 5 are connected to the respective drains. ) And (6). At this time, the capacitors 5 and 6 are manufactured in a CUB-type or fin-type structure manufactured by using selective etching of polysilicon and an oxide film to form a large surface area of the electrode.
그 다음, 상기 캐패시터(5),(6)의 상부에 절연층(7)을 증착한다.Next, an insulating layer 7 is deposited on the capacitors 5 and 6.
그 다음, 도2b에 도시한 바와 같이 사진식각공정을 통해 절연층(7)에 콘택홀을 형성하고, 그 콘택홀의 내부에 금속막(8')을 증착한다. 이때의 금속막(8')은 절연층(7)의 상부에도 증착되나, 이는 평탄화공정을 통해 제거한다.Next, as shown in FIG. 2B, a contact hole is formed in the insulating layer 7 through a photolithography process, and a metal film 8 ′ is deposited inside the contact hole. At this time, the metal film 8 ′ is also deposited on the insulating layer 7, but this is removed through a planarization process.
그 다음, 도2c에 도시한 바와 같이 상기 금속막(8')과 절연층(7)의 상부에 포토레지스트(P/R)를 도포하고, 노광하여 상기 금속막(8')의 측면부를 노출시키는 패턴을 형성한다.Next, as shown in FIG. 2C, photoresist P / R is applied on the metal film 8 ′ and the insulating layer 7, and exposed to expose the side portions of the metal film 8 ′. To form a pattern.
그 다음, 도2d에 도시한 바와 같이 상기 포토레지스트(P/R)를 식각 마스크로 하는 식각공정으로, 상기 금속막(8')의 측면부를 모두 식각하여 모스 트랜지스터(3),(4)의 공통 소스의 일부를 노출시키고, 그 금속막(8')이 식각된 부분과 상기 절연층(7)의 상부에 절연층(7')을 증착한다.Next, as shown in FIG. 2D, in the etching process using the photoresist P / R as an etching mask, all of the side portions of the metal film 8 'are etched to form the MOS transistors 3 and 4. A portion of the common source is exposed, and an insulating layer 7 'is deposited on the portion where the metal film 8' is etched and on the insulating layer 7.
그 다음, 도2e에 도시한 바와 같이 상기 절연층(7)의 상부에 증착된 절연층(7')를 평탄화공정으로 제거하여 상기 금속막(8')과 그 주변부의 절연층(7')의 상부 및 절연층(7)의 상부를 노출시키고, 그 금속막(8') 및 절연층(7),(7')의 상부에 금속을 증착하고, 패턴을 형성하여 비트라인(8)을 형성하게 된다.Next, as shown in FIG. 2E, the insulating layer 7 ′ deposited on the insulating layer 7 is removed by a planarization process, so that the metal layer 8 ′ and the insulating layer 7 ′ of the peripheral portion thereof are removed. The upper portion of the insulating film 7 and the upper portion of the insulating layer 7, and the metal film 8 ′ and the upper portions of the insulating layers 7 and 7 ′ are deposited, and a pattern is formed to form the bit line 8. To form.
상기한 바와 같이 본 발명 반도체 메모리의 비트라인 형성방법은 두 모스 트랜지스터의 공통 소스에 접속되는 비트라인의 수직배선을 형성하고, 그 측면부를 식각한 다음, 그 식각된 영역에 절연막을 증착하고, 다시 상기 비트라인의 수직배선에 접속되는 수평배선을 형성함으로써, 비트라인과 모스 트랜지스터의 게이트 간 또는 비트라인과 캐패시터간에 쇼트가 발생되는 것을 방지함으로써, 반도체 메모리의 수율을 증가시키는 효과가 있다.As described above, in the method of forming a bit line of the semiconductor memory of the present invention, a vertical line of a bit line connected to a common source of two MOS transistors is formed, the side portions thereof are etched, an insulating film is deposited on the etched regions, and By forming a horizontal line connected to the vertical line of the bit line, the short circuit is prevented from occurring between the gate of the bit line and the MOS transistor or between the bit line and the capacitor, thereby increasing the yield of the semiconductor memory.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |