KR100313535B1 - Manufacturing method for semiconductor memory - Google Patents
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Abstract
본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 커패시터 형성을 위해 두꺼운 절연막에 콘택홀을 형성함으로써, 그 공정이 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 필드산화막의 형성으로 소자형성영역을 정의하고, 상기 소자형성영역에 복수의 게이트를 형성함과 아울러 필드산화막의 상부에 위치하며, 상기 소자형성영역과 평행한 비트라인을 형성한 후, 상기 게이트의 측면 소자형성영역에 불순물 이온을 주입하여 소스 및 드레인을 형성하고 상기 게이트의 측면에 측벽을 형성하는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 드레인상에 커패시터 플러그와, 상기 공통소스와 비트라인을 연결하는 비트라인 플러그를 형성하는 단계와; 상기 구조의 상부전면에 제1절연막을 증착하고, 그 제1절연막에 콘택홀을 형성하여 상기 게이트의 상부를 노출시킨 후, 상기 게이트에 접속되는 워드라인을 형성하는 단계와; 상기 워드라인의 상부에 제2절연막을 형성하고, 자기정렬방식으로 상기 워드라인 하부의 제1절연막에 콘택홀을 형성하여 커패시터 플러그를 노출시킨 후, 그 커패시터 플러그에 접속되는 커패시터를 형성하는 단계로 구성되어 비트라인을 워드라인과 1함께 형성하여, 메모리셀 영역에서의 절연막 단차를 줄임으로써, 커패시터 형성을 위한 콘택홀 형성시 그 콘택홀의 깊이를 감소시켜 공정마진을 확보하는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory. In the related art, a method of manufacturing a semiconductor memory has a problem in that the process is not easy by forming a contact hole in a thick insulating film to form a capacitor. In view of the above problems, the present invention defines a device formation region by forming a field oxide film, forms a plurality of gates in the device formation region, and is located on an upper portion of the field oxide film, and is a bit line parallel to the device formation region. Forming a source and a drain by implanting impurity ions into the side element formation region of the gate and forming sidewalls on the side of the gate; Depositing polysilicon on the top surface of the structure and forming a capacitor plug on the drain and a bit line plug connecting the common source and the bit line on the drain; Depositing a first insulating film on an upper surface of the structure, forming a contact hole in the first insulating film to expose an upper portion of the gate, and forming a word line connected to the gate; Forming a second insulating layer on the word line, forming a contact hole in the first insulating layer below the word line by self-alignment, exposing the capacitor plug, and then forming a capacitor connected to the capacitor plug. By forming the bit line together with the word line to reduce the insulating step in the memory cell region, it is effective to secure the process margin by reducing the depth of the contact hole when forming the contact hole for the capacitor formation.
Description
본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 워드라인을 형성하는 공정에서 비트라인도 함께 형성하여, 제조공정을 단순화함과 아울러 그 공정의 신뢰성을 향상시키는데 적당하도록 한 반도체 메모리 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory, and more particularly, to a method of manufacturing a semiconductor memory in which a bit line is also formed in a process of forming a word line, thereby simplifying the manufacturing process and improving reliability of the process. .
도1a 및 도1b는 종래 반도체 메모리 제조공정 수순 평면도로서, 이에 도시한 바와 같이 기판에 필드산화막(2)을 형성하여 소자형성영역(1)의 정의 하고, 그 소자형성영역(1)의 각각을 지나는 워드라인(3)을 형성한 후, 그 워드라인(3)의 측면에 소스 및 드레인을 형성하여 셀트랜지스터를 제조한 후, 상기 셀트랜지스터 각각의 드레인에 연결되는 커패시터 플러그(4)와 공통소스에 연결됨과 아울러 그 공통소스의 측면 필드산화막(2) 영역으로 연장된 비트라인 플러그(5)을 형성한 다음, 절연막을 증착하고, 그 절연막에 콘택홀(6)을 형성하여 상기 필드산화막(2) 상에 위치하는 비트라인 플러그(5)를 노출시킨 후, 상기 노출된 비트라인 플러그(5)에 접속되는 비트라인(7)을 형성하는 단계(도1a)와; 상기 구조의 상부전면에 절연막을 증착하고, 그 절연막과 상기 비트라인 형성전에 증착한 절연막에 콘택홀을 형성하여 상기 커패시터 플러그(4)의 상부를 노출시키고, 그 커패시터 플러그(4)에 접하는 커패시터(8)를 형성하는 단계(도1b)를 포함하여 구성된다.1A and 1B are a plan view of a conventional semiconductor memory manufacturing process, in which a field oxide film 2 is formed on a substrate to define a device formation region 1, and each of the device formation regions 1 is defined. After forming the word line 3 that passes, a source and a drain are formed on the side of the word line 3 to manufacture a cell transistor, and then a capacitor source 4 and a common source connected to the drain of each cell transistor are formed. And a bit line plug 5 extending to the side field oxide film 2 region of the common source, and then depositing an insulating film, and forming a contact hole 6 in the insulating film. Exposing a bit line plug (5) located on the back side) and forming a bit line (7) connected to the exposed bit line plug (5); An insulating film is deposited on the upper surface of the structure, and a contact hole is formed in the insulating film and the insulating film deposited before the bit line is formed to expose the upper portion of the capacitor plug 4, and a capacitor contacting the capacitor plug 4 ( 8) to form (FIG. 1B).
이하, 상기와 같은 종래 반도체 메모리 제조방법을 좀 더 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a conventional semiconductor memory as described above will be described in more detail.
먼저, 도1a에 도시한 바와 같이 기판의 일부에 트랜치를 형성하고, 그 트랜치에 산화막을 채워 필드산화막(2)을 형성하여 기판영역인 소자형성영역(1)을 정의 한다.First, as shown in FIG. 1A, a trench is formed in a part of the substrate, and an oxide film is filled in the trench to form a field oxide film 2 to define the device formation region 1 as the substrate region.
그 다음, 게이트 형성공정을 통해 상기 소자형성영역(1)의 상부에서 그 소자형성영역(1)의 형상과는 수직방향으로 위치하는 셀트랜지스터의 게이트인 워드라인(3)을 형성한다. 이때 워드라인(3)은 그 상부면과 측면에 절연막이 증착된 상태이다.Next, through the gate forming process, the word line 3, which is a gate of the cell transistor, is formed on the device formation region 1 in a direction perpendicular to the shape of the device formation region 1. In this case, an insulating film is deposited on the top and side surfaces of the word line 3.
그 다음, 상기 워드라인(3)의 측면 소자형성영역(1)에 불순물 이온을 주입하여 두 셀트랜지스터 각각의 드레인과 공통 소스를 형성한다.Next, impurity ions are implanted into the side element formation region 1 of the word line 3 to form a common source and a drain of each of the two cell transistors.
그 다음, 상기 구조의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 워드라인(3)의 상부를 노출시키고, 사진식각공정을 통해 다결정실리콘을 패터닝하여 상기 셀트랜지스터 각각의 드레인상에 위치하는 커패시터 플러그(4)를 형성함과 아울러 상기 공통소스에 접속되며, 상기 워드라인(3)과 수평인 방향으로 상기 커패시터 플러그(4) 보다 길게 형성되어 필드산화막(2)의 상부에도 그 일부가 위치하는 비트라인 플러그(5)를 형성한다.Next, a capacitor is deposited on the upper surface of the structure, and is planarized to expose the upper portion of the word line 3, and pattern the polysilicon through a photolithography process to locate the capacitor on each drain of the cell transistor. The plug 4 is formed and is connected to the common source, and is formed longer than the capacitor plug 4 in a direction parallel to the word line 3 so that a part of the plug 4 is also located on the field oxide film 2. The bit line plug 5 is formed.
그 다음, 상기 구조의 상부전면에 그 상부면이 평탄한 절연막을 증착한다.Then, an insulating film having a flat top surface is deposited on the top surface of the structure.
그 다음, 사진식각공정을 통해 상기 절연막에 콘택홀을 형성하여 상기 비트라인 플러그(5) 중 필드산화막(2)의 상부에 위치하는 비트라인 플러그(5)를 노출시키고, 그 상부에 금속을 증착하고, 패터닝하여 상기 콘택홀을 통해 비트라인 플러그(5)에 접함과 아울러 필드산화막(2)의 상부영역에서 상기 소자형성영역(1)과수평인 방향으로 길게 위치하는 비트라인(7)을 형성한다.Next, a contact hole is formed in the insulating layer through a photolithography process to expose the bit line plug 5 positioned on the field oxide layer 2 of the bit line plug 5, and to deposit a metal thereon. And forming a bit line 7 which is patterned to be in contact with the bit line plug 5 through the contact hole and to be long in a direction parallel to the element formation region 1 in the upper region of the field oxide film 2. do.
그 다음, 도1b에 도시한 바와 같이 상기 구조의 상부전면에 다시 상부면이 평탄한 절연막을 증착하고, 사진식각공정을 통해 그 절연막과 상기 비트라인(7)하부측의 절연막에 콘택홀을 형성하여 상기 셀트랜지스터의 드레인에 연결되는 커패시터 플러그(4)를 노출시킨다.Next, as shown in FIG. 1B, an insulating film having a flat upper surface is deposited on the upper surface of the structure, and contact holes are formed in the insulating film and the insulating film under the bit line 7 through a photolithography process. The capacitor plug 4 connected to the drain of the cell transistor is exposed.
그 다음, 상기 구조의 상부전면에 다결정실리콘을 증착하고, 패터닝하여 커패시터 하부전극을 형성한 다음, 그 커패시터 하부전극의 상부에 유전막을 도포하고, 다결정실리콘 증착 및 패터닝을 통해 커패시터 상부전극을 형성하여 커패시터(8)를 제조한다.Next, polycrystalline silicon is deposited on the upper surface of the structure, and patterned to form a capacitor lower electrode. Then, a dielectric film is coated on the capacitor lower electrode, and a capacitor upper electrode is formed by polycrystalline silicon deposition and patterning. The capacitor 8 is manufactured.
이와 같이 복수의 절연막을 형성한 후, 커패시터(8) 형성을 위해 셀트랜지스터의 드레인에 접속되는 커패시터 플러그(4)를 노출시키는 경우, 그 콘택홀의 깊이가 깊어 콘택홀 형성이 용이하지 않으며, 공정마진의 확보가 어려워 공정의 신뢰성이 저하된다.After forming a plurality of insulating films as described above, when the capacitor plug 4 connected to the drain of the cell transistor is exposed to form the capacitor 8, the contact hole is deep and the contact hole formation is not easy, and the process margin It is difficult to ensure the reliability of the process is lowered.
상기한 바와 같이 종래 반도체 메모리 제조방법은 커패시터 형성을 위해 두꺼운 절연막에 콘택홀을 형성함으로써, 그 공정이 용이하지 않고, 공정마진의 확보가 어려워 공정의 신뢰성이 저하되는 문제점이 있었다.As described above, the conventional semiconductor memory manufacturing method has a problem in that by forming a contact hole in a thick insulating film to form a capacitor, the process is not easy and process margin is difficult to secure and the reliability of the process is lowered.
이와 같은 문제점을 감안한 본 발명은 반도체 메모리셀의 상부측 절연막의 단차를 줄여, 커패시터 형성을 위한 콘택홀 형성시 그 콘택홀의 깊이를 줄일 수 있는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a method of manufacturing a semiconductor memory which can reduce the depth of the contact hole when forming a contact hole for capacitor formation by reducing the step of the insulating layer on the upper side of the semiconductor memory cell.
도1a 및 도1b는 종래 반도체 메모리의 제조공정 수순 평면도.1A and 1B are plan views showing the manufacturing process of a conventional semiconductor memory.
도2a 내지 도2d는 본 발명 반도체 메모리의 제조공정 수순 평면도.2A to 2D are plan views showing the manufacturing process of the semiconductor memory of the present invention.
도3a 및 도3d는 상기 도2d에 있어서 A-A', B-B', C-C', D-D'방향의 단면도.3A and 3D are sectional views taken along the lines A-A ', B-B', C-C ', and D-D' in Fig. 2D.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:소자형성영역 2:필드산화막1: device formation region 2: field oxide film
3:워드라인 4:커패시터 플러그3: word line 4: capacitor plug
5:비트라인 플러그 6:비트라인 콘택5: bit line plug 6: bit line contact
7:비트라인 8:커패시터7: Bit line 8: Capacitor
9:게이트9: gate
상기와 같은 목적은 필드산화막의 형성으로 소자형성영역을 정의하고, 상기 소자형성영역에 독립적으로 위치하는 복수의 게이트를 형성함과 아울러 필드산화막의 상부에 위치하며, 상기 소자형성영역과 평행한 비트라인을 형성한 후, 상기 게이트의 측면 소자형성영역에 불순물 이온을 주입하여 소스 및 드레인을 형성하고 상기 게이트의 측면에 측벽을 형성하는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 평탄화한 후 다시 패터닝하여 상기 셀트랜지스터의 드레인상에 커패시터 플러그와, 상기 셀트랜지스터의 공통소스와 비트라인을 연결하는 비트라인 플러그를 형성하는 단계와; 상기 구조의 상부전면에 제1절연막을 증착하고, 그 제1절연막에 콘택홀을 형성하여 상기 게이트의 상부를 노출시킨 후, 금속배선공정을 통해 상기 게이트에 접속되며 상기 소자형성영역에 수직으로 교차하는 워드라인을 형성하는 단계와; 상기 워드라인의 상부전면에 제2절연막을 형성하고, 자기정렬방식으로 상기 워드라인 하부의 제1절연막에 콘택홀을 형성하여 커패시터 플러그를 노출시킨 후, 그 커패시터 플러그에 접속되는 커패시터를 형성하는 단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The purpose is to define a device formation region by forming a field oxide film, to form a plurality of gates independently located in the device formation region, and to be positioned on the field oxide film, and to be parallel to the device formation region. Forming a source and a drain by implanting impurity ions into a side element formation region of the gate after forming a line, and forming sidewalls on the side of the gate; Depositing, planarizing, and patterning polysilicon on the upper surface of the structure to form a capacitor plug on the drain of the cell transistor, a bit line plug connecting a common source of the cell transistor and a bit line; After depositing a first insulating film on the upper surface of the structure, and forming a contact hole in the first insulating film to expose the upper portion of the gate, it is connected to the gate through a metal wiring process and perpendicularly cross the device formation region Forming a word line; Forming a second insulating layer on the upper surface of the word line, forming a contact hole in the first insulating layer below the word line by self-alignment method to expose the capacitor plug, and then forming a capacitor connected to the capacitor plug It is achieved by the configuration as described in detail with reference to the accompanying drawings, the present invention as follows.
도2a 내지 도2d는 본 발명 반도체 메모리의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 일부에 필드산화막(2)을 형성하여, 소자형성영역(1)의 정의 하고, 상기 소자형성영역(1)에 독립적으로 위치하는 게이트(9)를 형성함과 아울러 필드산화막(2)의 상부에 위치하며, 상기 소자형성영역(1)과 평행한비트라인(7)을 형성한 후, 상기 게이트(9)의 측면 소자형성영역(1)에 불순물 이온을 주입하여 소스 및 드레인을 형성한 후, 상기 게이트(9)의 측면에 측벽을 형성하는 단계(도2a)와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 평탄화한 후 다시 패터닝하여 상기 셀트랜지스터의 드레인상에 커패시터 플러그(4)와, 상기 셀트랜지스터의 공통소스와 비트라인(7)을 연결하는 비트라인 플러그(5)을 형성하는 단계(도2b)와; 상기 구조의 상부전면에 절연막을 증착하고, 그 절연막에 콘택홀을 형성하여 상기 게이트(9)의 상부를 노출시킨 후, 금속배선공정을 통해 상기 게이트(9)에 접속되며 상기 소자형성영역(1)에 수직으로 교차하는 워드라인(3)을 형성하는 단계(도2c)와; 상기 워드라인(3)의 상부전면에 절연막을 형성하고, 자기정렬방식으로 상기 워드라인(3) 하부의 절연막에 콘택홀을 형성하여 커패시터 플러그(4)를 노출시킨 후, 그 커패시터 플러그(4)에 접속되는 커패시터(8)를 형성하는 단계(도2d)를 포함하여 구성된다.2A to 2D are cross-sectional views of a process for manufacturing a semiconductor memory of the present invention, in which a field oxide film 2 is formed on a portion of the substrate 1 to define the device formation region 1. After forming the gate (9) independently located in the formation region (1) and the bit line (7) formed on the field oxide film (2) and parallel to the element formation region (1), Implanting impurity ions into the side element formation region (1) of the gate (9) to form a source and a drain, and then forming sidewalls on the side of the gate (9); Depositing polysilicon on the upper surface of the structure, planarizing and patterning again to connect the capacitor plug 4 to the drain of the cell transistor, a bit line plug connecting the common source of the cell transistor and the bit line 7 (5) forming (FIG. 2B); After depositing an insulating film on the upper surface of the structure, forming a contact hole in the insulating film to expose the upper portion of the gate (9), and is connected to the gate (9) through a metal wiring process and the element formation region (1) Forming a word line 3 perpendicular to () (Fig. 2C); An insulating film is formed on the upper surface of the word line 3, and a contact hole is formed in the insulating film under the word line 3 by a self-aligning method to expose the capacitor plug 4, and then the capacitor plug 4. And forming a capacitor 8 connected to (Fig. 2D).
또한, 도3a 내지 도3d는 각각 상기 도2d의 A-A', B-B', C-C', D-D'방향의 단면도로서, 비트라인(7)이 셀트랜지스터의 게이트(9)와 동일 평면상에 위치하며, 커패시터 형성을 위한 콘택홀이 워드라인(3) 하부의 절연막에만 형성되어 그 콘택홀 형성시 공정마진의 확보가 용이하게 됨을 알 수 있다.3A to 3D are cross-sectional views taken along the lines A-A ', B-B', C-C ', and D-D' of FIG. 2D, respectively, and the bit line 7 is a gate transistor 9 of the cell transistor. It is located on the same plane as the contact hole, the contact hole for the formation of the capacitor is formed only in the insulating film below the word line 3 it can be seen that it is easy to ensure the process margin when forming the contact hole.
이하, 상기와 같은 본 발명 반도체 메모리 제조방법을 좀 더 상세히 설명한다.Hereinafter, a method of manufacturing the semiconductor memory of the present invention as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(1)의 일부에 트랜치를 형성하고, 그 트랜치 내에 산화막을 잔존시켜 필드산화막(2)을 형성하여, 소자형성영역(1)의 정의한다.First, as shown in FIG. 2A, a trench is formed in a part of the substrate 1, an oxide film remains in the trench, and the field oxide film 2 is formed to define the element formation region 1.
그 다음, 게이트산화막과 다결정실리콘의 증착 및 패터닝을 통해 상기 소자형성영역(1)에 독립적으로 위치하는 게이트(9)를 형성함과 아울러 필드산화막(2)의 상부에 위치하며, 상기 소자형성영역(1)과 평행한 비트라인(7)을 형성한다.Subsequently, through the deposition and patterning of the gate oxide film and the polysilicon, a gate 9 positioned independently of the device formation region 1 is formed, and an upper portion of the field oxide film 2 is formed. A bit line 7 is formed parallel to (1).
이와 같이 비트라인(7)과 게이트(9)를 동시에 형성함으로써, 사진식각공정의 수를 줄일 수 있다.By forming the bit lines 7 and the gate 9 at the same time, the number of photolithography processes can be reduced.
그 다음, 상기 게이트(9)의 측면 소자형성영역(1)에 불순물 이온을 이온주입하여 셀트랜지스터 각각의 드레인 및 공통 소스를 형성한다.Next, impurity ions are implanted into the side element formation region 1 of the gate 9 to form a drain and a common source of each cell transistor.
그 다음, 상기 구조의 상부에 절연막을 증착한 후, 그 절연막을 건식식각하여, 상기 게이트(9)의 측면에 측벽을 형성한다.Then, an insulating film is deposited on top of the structure, and then the insulating film is dry etched to form sidewalls on the side surfaces of the gate 9.
그 다음, 도2b에 도시한 바와 같이 상기 구조의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 게이트의 상부를 노출시킨 후, 사진식각공정을 통해 상기 다결정실리콘을 패터닝하여 상기 셀트랜지스터의 드레인상에 위치하는 커패시터 플러그(4)와, 상기 셀트랜지스터의 공통소스와 비트라인(7)을 연결하는 비트라인 플러그(5)를 형성한다.Next, as shown in FIG. 2B, polysilicon is deposited on the upper surface of the structure, and the planarized surface is exposed to the upper portion of the gate. Then, the polysilicon is patterned by a photolithography process to drain the cell transistor. And a capacitor plug 4 positioned at and a bit line plug 5 connecting the common source of the cell transistor and the bit line 7 to each other.
이와 같이 비트라인 플러그(5)를 형성하여 평면상에서 상기 공통소스와 비트라인을 연결하여 단차의 발생을 줄일 수 있다.As such, the bit line plug 5 may be formed to connect the common source and the bit line in a plane to reduce the occurrence of the step difference.
그 다음, 도2c에 도시한 바와 같이 상기 구조의 상부전면에 절연막을 증착하고, 그 절연막에 콘택홀을 형성하여 상기 게이트(9)의 상부를 노출시킨 후, 금속배선공정을 통해 상기 게이트(9)에 접속되며 상기 소자형성영역(1)에 수직으로 교차하는 워드라인(3)을 형성한다.Then, as shown in FIG. 2C, an insulating film is deposited on the upper surface of the structure, a contact hole is formed in the insulating film to expose the upper portion of the gate 9, and then the gate 9 is formed through a metal wiring process. And a word line 3 perpendicular to the element formation region 1.
그 다음, 도2d에 도시한 바와 같이 상기 워드라인(3)의 상부전면에 절연막을 형성한다. 이때의 절연막 형성공정은 상기 워드라인(3)과 절연막의 상부에 그 상부면이 평탄하지 않도록 얇게 증착하고, 사진식각공정을 통해 패터닝하여 상기 워드라인(3)의 상부 및 측면에만 위치하도록 한다.Next, as shown in FIG. 2D, an insulating film is formed on the upper surface of the word line 3. At this time, the insulating film forming process is thinly deposited on the word line 3 and the upper surface of the insulating film so as not to be flat, and is patterned by a photolithography process so as to be located only on the upper and side surfaces of the word line 3.
그 다음, 자기정렬방식으로 상기 워드라인(3) 하부의 절연막에 콘택홀을 형성하여 커패시터 플러그(4)를 노출시킨 후, 그 커패시터 플러그(4)에 접속되는 커패시터(8)를 형성한다.Then, a contact hole is formed in the insulating film under the word line 3 by a self-aligning method to expose the capacitor plug 4, and then a capacitor 8 connected to the capacitor plug 4 is formed.
상기한 바와 같이 본 발명은 비트라인을 워드라인과 동일한 수준으로 함께 형성하여, 메모리셀 영역에서의 절연막 단차를 줄임으로써, 커패시터 형성을 위한 콘택홀 형성시 그 콘택홀의 깊이를 감소시켜 공정마진의 확보 및 신뢰성을 향상시키는 효과와 아울러 공정을 단순화함으로써 제조비용을 절감하는 효과가 있다.As described above, the present invention forms a bit line together at the same level as a word line, thereby reducing the insulating layer step in the memory cell region, thereby reducing the depth of the contact hole when forming a contact hole for capacitor formation, thereby securing process margins. And the effect of improving the reliability as well as simplifying the process has the effect of reducing the manufacturing cost.
Claims (1)
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|---|---|---|---|
| KR1019990058244A KR100313535B1 (en) | 1999-12-16 | 1999-12-16 | Manufacturing method for semiconductor memory |
Applications Claiming Priority (1)
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| KR1019990058244A KR100313535B1 (en) | 1999-12-16 | 1999-12-16 | Manufacturing method for semiconductor memory |
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Family Applications (1)
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| KR1019990058244A KR100313535B1 (en) | 1999-12-16 | 1999-12-16 | Manufacturing method for semiconductor memory |
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-
1999
- 1999-12-16 KR KR1019990058244A patent/KR100313535B1/en not_active IP Right Cessation
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| KR20010056676A (en) | 2001-07-04 |
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