KR100253280B1 - Manufacturing method for dram cell - Google Patents

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KR100253280B1 KR1019970011062A KR19970011062A KR100253280B1 KR 100253280 B1 KR100253280 B1 KR 100253280B1 KR 1019970011062 A KR1019970011062 A KR 1019970011062A KR 19970011062 A KR19970011062 A KR 19970011062A KR 100253280 B1 KR100253280 B1 KR 100253280B1
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Abstract

PURPOSE: A manufacturing method for a DRAM cell is provided to prevent the electrical connection between bit lines and polysilicon gates by exposing only sources of an NMOS transistor through a selective etching. CONSTITUTION: Two field oxides(2) are deposited on a substrate(1), and three polysilicon gates(3) are formed between the field oxides(2). Dummy gates(4) are formed on the field oxides(2), drains are formed between the polysilicon gates(3) and field oxides(2), and sources are formed between the polysilicon gates(3). An insulating layer(5) is deposited on the dummy gate(4) and polysilicon gates(3). First/second polysilicon(6,7) are sequentially deposited on the drain and on the insulating layer(5) on the dummy gate. An insulating layer(9) is deposited on the insulating layer(8) and on the polysilicon(7) on the substrate(1) exposed between the two polysilicon gates(3). The insulating layer(9) is etched and the polysilicon(7) is selectively etched to expose the sources.

Description

디램셀 제조방법{MANUFACTURING METHOD FOR DRAM CELL}DRAM manufacturing method {MANUFACTURING METHOD FOR DRAM CELL}

본 발명은 디램셀 제조방법에 관한 것으로, 특히 비트라인 콘택을 형성할 두 디램셀이 공유하는 소스의 상부에 다결정실리콘을 증착하고, 비트라인 콘택 형성시 다결정실리콘을 선택적으로 식각함으로써, 비트라인과 각 디램셀의 게이트가 전기적으로 접속되는 것을 방지하는데 적당하도록 한 디램셀 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a DRAM cell, and more particularly, by depositing polysilicon on top of a source shared by two DRAM cells to form a bit line contact, and selectively etching the polysilicon when forming the bit line contact. The present invention relates to a method for manufacturing a DRAM cell suitable for preventing the gate of each DRAM cell from being electrically connected.

일반적으로, 디램은 모스 트랜지스터의 동작에 따라 그 트랜지스터의 드레인에 접속된 캐패시터에 전하를 저장하고, 필요한 경우 그 디램셀의 캐패시터에 저장된 전하를 디램셀에 구비된 모스 트랜지스터의 소스측에 접속된 비트라인을 통해 출력하게 된다. 이와 같은 동작으로 에스램, 즉 정적램과는 달리 일정한 시간 후에는 전하를 재 충전하여야 하며, 이와 같은 종래의 디램셀 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Generally, DRAM stores charge in a capacitor connected to the drain of the transistor according to the operation of the MOS transistor, and if necessary, charge stored in the capacitor of the DRAM cell is connected to the source side of the MOS transistor provided in the DRAM cell. Will output through the line. Unlike the SRAM, that is, the static RAM as described above, the charge must be recharged after a certain time, and the conventional DRAM cell manufacturing method will be described in detail with reference to the accompanying drawings.

도1은 종래 디램셀의 단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 두 필드산화막(2)을 증착하는 단계와; 상기 필드산화막(2)의 사이에 노출된 기판(1)의 상부에 두 개의 다결정실리콘 게이트(3)를 형성하고, 상기 필드산화막(2)의 상부에 더미 게이트(4)를 형성한 후, 상기 다결정실리콘 게이트(3)의 사이에 불순물이온을 주입하여 두 다결정실리콘 게이트(3)와 필드산화막(2)의 사이에 노출된 기판(1)의 하부에 드레인을 형성하고, 그 두 다결정실리콘 게이트(3)의 사이에 노출된 기판(1)의 하부에 소스를 형성하는 단계와; 상기 더미 게이트(4) 및 다결정실리콘 게이트(3)의 상부에 절연막(5)을 증착하는 단계와; 상기 필드산화막(2)과 다결정실리콘 게이트(3)의 사이 기판(1)에 형성한 드레인의 상부와 상기 더미 게이트(4)의 상부에 증착한 절연막(5)의 상부에 커패시터의 하부전극인 제 1다결정실리콘(6)을 증착하고, 유전막과 커패시터 상부전극인 제 2다결정실리콘(7)을 순차적으로 증착하는 단계와; 상기 다결정실리콘의 상부에 절연막(8)을 증착하고, 상기 절연막(8) 및 상기 다결정실리콘 게이트(3)의 사이 기판에 형성한 소스의 상부전면에 절연막(9)을 증착하는 단계와; 상기 소스의 상부에 증착한 절연막(9)을 식각하여 소스를 노출시키는 단계로 이루어진다.1 is a cross-sectional view of a conventional DRAM cell, as shown therein, depositing two field oxide films 2 on top of a substrate 1; After forming two polysilicon gates 3 on the substrate 1 exposed between the field oxide film 2 and the dummy gate 4 on the field oxide film 2, Impurity ions are implanted between the polysilicon gates 3 to form a drain under the exposed substrate 1 between the two polysilicon gates 3 and the field oxide film 2, and the two polysilicon gates ( Forming a source under the substrate 1 exposed between 3); Depositing an insulating film (5) over the dummy gate (4) and the polysilicon gate (3); A lower electrode of the capacitor on the upper part of the drain formed on the substrate 1 between the field oxide film 2 and the polysilicon gate 3 and the insulating film 5 deposited on the dummy gate 4. Depositing one polycrystalline silicon (6) and sequentially depositing a second polycrystalline silicon (7) which is a dielectric film and a capacitor upper electrode; Depositing an insulating film (8) on top of the polycrystalline silicon and depositing an insulating film (9) on the upper surface of the source formed on the substrate between the insulating film (8) and the polysilicon gate (3); The insulating layer 9 deposited on the source is etched to expose the source.

이하, 상기와 같은 디램셀 제조방법을 좀더 상세히 설명한다.Hereinafter, the DRAM cell manufacturing method as described above will be described in more detail.

먼저, 기판(1)의 상부에 디램셀이 형성될 영역을 구분하는 두 필드산화막(2)을 증착한다. 이 후의 공정단계에서 두 필드산화막(2)의 사이에는 각각의 소스를 공유하는 앤모스 트랜지스터를 형성하며, 각 필드산화막(2)의 상부에는 전하를 저장하는 캐패시터를 제조하게 된다.First, two field oxide films 2 are formed on the substrate 1 to separate regions where the DRAM cells are to be formed. In a subsequent process step, an NMOS transistor sharing a respective source is formed between the two field oxide films 2, and a capacitor for storing a charge is formed on the top of each field oxide film 2.

그 다음, 상기 필드산화막(2)의 사이에 노출된 기판(1)의 상부에 두 개의 다결정실리콘 게이트(3)를 형성한다. 이와 동시에 상기 필드산화막(2)의 상부에 이후의 공정에서 캐패시터를 형성할 때 게이트영역과의 단차제거를 위한 더미 게이트(4)를 형성한다. 즉 게이트 산화막의 증착후, 그 게이트 산화막의 상부에 다결정실리콘을 증착하여 게이트(3)를 형성하는 공정으로, 더미 게이트(4) 또한 형성하게 된다.Next, two polysilicon gates 3 are formed on the substrate 1 exposed between the field oxide films 2. At the same time, a dummy gate 4 is formed on the field oxide film 2 to remove the step difference from the gate region when the capacitor is formed in a subsequent process. That is, after the deposition of the gate oxide film, a process of forming the gate 3 by depositing polysilicon on the gate oxide film, the dummy gate 4 is also formed.

그 다음, 상기 다결정실리콘 게이트(3)의 사이에 불순물이온을 주입하여 두 다결정실리콘 게이트(3)와 필드산화막(2)의 사이에 노출된 기판(1)의 하부에 드레인을 형성하고, 그 두 다결정실리콘 게이트(3)의 사이에 노출된 기판(1)의 하부에 소스를 형성한다. 이후의 공정에서는 상기 드레인은 캐패시터의 상부전극에 접속되고, 두 앤모스 트랜지스터의 공통 소스에는 비트라인이 접속되어 캐패시터에 저장된 전하가 소스 및 비트라인을 통해 외부로 출력된다.Then, impurity ions are implanted between the polysilicon gates 3 to form a drain in the lower portion of the substrate 1 exposed between the two polysilicon gates 3 and the field oxide film 2. A source is formed under the substrate 1 exposed between the polysilicon gates 3. In the subsequent process, the drain is connected to the upper electrode of the capacitor, the bit line is connected to the common source of the two NMOS transistors, and the charge stored in the capacitor is output to the outside through the source and the bit line.

그 다음, 상기 더미 게이트(4) 및 다결정실리콘 게이트(3)의 상부에 절연막(5)을 증착한다.Next, an insulating film 5 is deposited on the dummy gate 4 and the polysilicon gate 3.

그 다음, 상기 필드산화막(2)과 다결정실리콘 게이트(3)의 사이 기판(1)에 형성한 드레인의 상부와 상기 더미 게이트(4)의 상부에 증착한 절연막(5)의 상부에 제 1다결정실리콘(6) 및 제 2다결정실리콘(7)을 순차적으로 증착한다. 이때 도면에는 도시하지 않았지만 상기 제 1다결정실리콘(6)과 제 2다결정실리콘(7)의 사이에는 유전막을 도포하여, 캐패시터를 형성하게 된다.Next, a first polycrystal is formed on top of the drain formed on the substrate 1 between the field oxide film 2 and the polysilicon gate 3 and on the insulating film 5 deposited on the dummy gate 4. Silicon 6 and second polycrystalline silicon 7 are sequentially deposited. Although not shown in the drawing, a dielectric film is applied between the first polycrystalline silicon 6 and the second polycrystalline silicon 7 to form a capacitor.

그 다음, 상기 다결정실리콘의 상부에 절연막(8)을 증착하고, 상기 절연막(8) 및 상기 다결정실리콘 게이트(3)의 사이에 노출된 기판(1)에 형성한 소스의 상부전면에 절연막(9)을 증착하여 외부의 전계에 따른 디램셀의 오동작을 방지한다.Then, an insulating film 8 is deposited on the polysilicon, and an insulating film 9 is formed on the upper surface of the source formed on the substrate 1 exposed between the insulating film 8 and the polysilicon gate 3. ) To prevent malfunction of the DRAM cell due to an external electric field.

그 다음, 상기 소스의 상부에 증착한 절연막(9)을 식각하여 소스를 노출시킨다. 이와 같이 소스를 노출시킨 후에는 금속을 소스의 상부에 증착하여 비트라인을 형성하여 상기 캐패시터에 저장된 전하를 읽거나, 전하를 캐패시터에 저장시키게 된다.Next, the insulating film 9 deposited on the source is etched to expose the source. After exposing the source, the metal is deposited on top of the source to form a bit line to read the charge stored in the capacitor or to store the charge in the capacitor.

그러나, 상기와 같은 종래 디램셀 제조방법은 비트라인을 면적이 작은 소스와 접속시키기 위해 절연막을 직접식각하여 그 소스만을 노출시킬 뿐만 아니라 다결정실리콘 게이트까지도 식각되는 경우가 있어, 비트라인과 다결정실리콘 게이트가 전기적으로 접속되어 디램셀을 사용할 수 없는 문제점이 있었다.However, in the conventional DRAM cell manufacturing method as described above, in order to connect the bit line with a source having a small area, the insulating film is directly etched to expose only the source, and the polysilicon gate is also etched. There is a problem that the DRAM cells can not be used because they are electrically connected.

이와 같은 문제점을 감안한 본 발명은 선택적 식각을 통해 디램셀에 구비된 앤모스 트랜지스터의 소스만을 노출시켜 비트라인과 다결정실리콘 게이트가 전기적으로 접속되는 것을 방지하는 디램셀 제조방법의 제공에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a DRAM cell manufacturing method for preventing the bit line and the polysilicon gate from being electrically connected by exposing only a source of an NMOS transistor provided in the DRAM cell through selective etching. .

도1은 종래 디램셀의 단면도.1 is a cross-sectional view of a conventional DRAM cell.

도2는 본 발명에 의한 디램셀의 단면도.2 is a cross-sectional view of the DRAM cell according to the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

1:기판 2:필드산화막1: Substrate 2: Field Oxide

3:다결정실리콘 게이트 4:더미 게이트3: polycrystalline silicon gate 4: dummy gate

5,8,9:절연막 6,7:다결정실리콘5,8,9 Insulation film 6,7 Polycrystalline silicon

상기와 같은 목적은 디램셀에 구비된 앤모스 트랜지스터의 소스의 상부에 다결정실리콘을 증착하고, 비트라인과 소스와의 접속을 위한 콘택을 형성시에 그 다결정실리콘을 선택적으로 식각함으로써 달성되는 것으로, 이와 같은 본 발명에 의한 디램셀 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is achieved by depositing polycrystalline silicon on top of a source of an NMOS transistor provided in a DRAM cell, and selectively etching the polycrystalline silicon when forming a contact for connecting the bit line and the source. When described in detail with reference to the accompanying drawings, a DRAM cell manufacturing method according to the present invention as follows.

도2는 본 발명에 의한 디램셀의 단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 두 필드산화막(2)을 증착하는 단계와; 상기 필드산화막(2)의 사이에 노출된 기판(1)의 상부에 세 개의 다결정실리콘 게이트(3)를 형성하고, 상기 필드산화막(2)의 상부에 더미 게이트(4)를 형성한 후, 상기 불순물이온을 주입하여 두 다결정실리콘 게이트(3)와 필드산화막(2)의 사이에 노출된 기판(1)의 하부에 드레인을 형성하고, 그 중앙의 다결정실리콘 게이트(3)와 양측의 다결정실리콘 게이트 사이에 노출된 기판(1)의 하부에 소스를 형성하는 단계와; 상기 더미 게이트(4) 및 다결정실리콘 게이트(3)의 상부에 절연막(5)을 증착하는 단계와; 상기 필드산화막(2)과 다결정실리콘 게이트(3)의 사이 기판(1)에 형성한 드레인의 상부와 상기 더미 게이트(4)의 상부에 증착한 절연막(5)의 상부에 제 1다결정실리콘(6) 및 제 2다결정실리콘(7)을 순차적으로 증착하는 단계와; 상기 다결정실리콘의 상부에 절연막(8)을 증착하고, 상기 절연막(8) 및 상기 두 다결정실리콘 게이트(3)의 사이에 노출된 기판(1)의 상부에 형성한 다결정실리콘(3)의 상부전면에 절연막(9)을 증착하는 단계와; 상기 다결정실리콘(3)의 상부에 증착한 절연막(9)을 식각하고, 그 다결정실리콘(3)을 선택적으로 식각하여 소스를 노출시키는 단계로 이루어진다.Figure 2 is a cross-sectional view of the DRAM cell according to the present invention, as shown therein, depositing two field oxide films 2 on the substrate 1; After forming three polysilicon gates 3 on the substrate 1 exposed between the field oxide film 2 and the dummy gate 4 on the field oxide film 2, Impurity ions are implanted to form a drain in the lower portion of the substrate 1 exposed between the two polysilicon gates 3 and the field oxide film 2, and the polysilicon gates 3 at the center thereof and the polysilicon gates at both sides thereof. Forming a source under the substrate (1) exposed in between; Depositing an insulating film (5) over the dummy gate (4) and the polysilicon gate (3); First polysilicon 6 on the drain formed on the substrate 1 between the field oxide film 2 and the polysilicon gate 3 and on the insulating film 5 deposited on the dummy gate 4. ) And sequentially depositing a second polycrystalline silicon (7); An upper surface of the polysilicon 3 formed on the substrate 1 exposed between the insulating film 8 and the two polysilicon gates 3 by depositing an insulating film 8 on the polysilicon. Depositing an insulating film 9 on the substrate; The insulating film 9 deposited on the polysilicon 3 is etched, and the polysilicon 3 is selectively etched to expose the source.

이하, 상기와 같이 구성된 본 발명에 의한 디램셀 제조방법을 좀더 상세히 설명한다.Hereinafter, the DRAM cell manufacturing method according to the present invention configured as described above will be described in more detail.

먼저, 기판(1)의 상부에 디램셀이 형성될 영역을 구분하는 두 필드산화막(2)을 증착한다. 이 후의 공정단계에서 두 필드산화막(2)의 사이에는 각각의 소스를 공유하는 앤모스 트랜지스터를 형성하며, 각 필드산화막(2)의 상부에는 전하를 저장하는 캐패시터를 제조하게 된다.First, two field oxide films 2 are formed on the substrate 1 to separate regions where the DRAM cells are to be formed. In a subsequent process step, an NMOS transistor sharing a respective source is formed between the two field oxide films 2, and a capacitor for storing a charge is formed on the top of each field oxide film 2.

그 다음, 상기 필드산화막(2)의 사이에 노출된 기판(1)의 상부에 세 개의 다결정실리콘 게이트(3)를 형성한다. 상기 세 개의 다결정실리콘 게이트(3) 중 좌측 및 우측의 다결정실리콘 게이트(3)는 디램셀에 구비된 앤모스 트랜지스터의 게이트로 동작한다. 이와 동시에 상기 필드산화막(2)의 상부에 더미 게이트(4)를 형성한다. 즉 게이트 산화막의 증착후, 그 게이트 산화막의 상부에 다결정실리콘을 증착하여 게이트(3)를 형성하는 공정으로, 더미 게이트(4) 또한 형성하게 된다.Next, three polysilicon gates 3 are formed on the substrate 1 exposed between the field oxide films 2. The left and right polysilicon gates 3 of the three polysilicon gates 3 operate as gates of NMOS transistors provided in the DRAM cell. At the same time, a dummy gate 4 is formed on the field oxide film 2. That is, after the deposition of the gate oxide film, a process of forming the gate 3 by depositing polysilicon on the gate oxide film, the dummy gate 4 is also formed.

그 다음, 불순물이온을 주입하여 두 다결정실리콘 게이트(3)와 필드산화막(2)의 사이에 노출된 기판(1)의 하부에 드레인을 형성하고, 그 세 다결정실리콘 게이트(3)의 사이에 노출된 기판(1)의 하부에 소스를 형성한다. 이후의 공정에서는 상기 드레인은 캐패시터의 상부전극에 접속되고, 두 앤모스 트랜지스터의 공통 소스에는 비트라인이 접속되어 캐패시터에 저장된 전하가 소스 및 비트라인을 통해 외부로 출력된다.Then, impurity ions are implanted to form a drain in the lower portion of the substrate 1 exposed between the two polysilicon gates 3 and the field oxide film 2, and exposed between the three polysilicon gates 3. The source is formed in the lower portion of the substrate 1. In the subsequent process, the drain is connected to the upper electrode of the capacitor, the bit line is connected to the common source of the two NMOS transistors, and the charge stored in the capacitor is output to the outside through the source and the bit line.

그 다음, 상기 캐패시터의 하부전극(4) 및 다결정실리콘 게이트(3)의 상부에 절연막(5)을 증착한다.Next, an insulating film 5 is deposited on the lower electrode 4 and the polysilicon gate 3 of the capacitor.

그 다음, 상기 필드산화막(2)과 다결정실리콘 게이트(3)의 사이 기판(1)에 형성한 드레인의 상부와 상기 캐패시터의 하부전극(4)의 상부에 증착한 절연막(5)의 상부에 제 1다결정실리콘(6) 및 제 2다결정실리콘(7)을 순차적으로 증착하여 캐패시터를 형성한다.Next, the upper portion of the drain formed in the substrate 1 between the field oxide film 2 and the polysilicon gate 3 and the upper portion of the insulating film 5 deposited on the lower electrode 4 of the capacitor are formed. The first polycrystalline silicon 6 and the second polycrystalline silicon 7 are sequentially deposited to form a capacitor.

그 다음, 상기 다결정실리콘의 상부에 절연막(8)을 증착하고, 상기 절연막(8) 및 상기 다결정실리콘 게이트(3)의 사이 기판에 형성한 소스와 중앙의 다결정실리콘 게이트(3)의 상부전면에 절연막(9)을 증착하여 외부의 전계에 따른 디램셀의 오동작을 방지한다.Then, an insulating film 8 is deposited on top of the polysilicon, and the source formed on the substrate between the insulating film 8 and the polysilicon gate 3 and on the upper front surface of the central polysilicon gate 3. The insulating layer 9 is deposited to prevent malfunction of the DRAM cell due to an external electric field.

그 다음, 상기 소스의 상부에 증착한 절연막(9)을 식각하여 다결정실리콘 게이트(3)를 노출시킨다. 이와 같이 다결정실리콘 게이트(3)를 노출시킨 후에는 절연막(9)을 식각하지 않고 다결정실리콘을 식각하는 선택적 식각으로 소스를 노출시킨다. 이와 같이 소스를 노출시킨 후에는 금속을 소스의 상부에 증착하여 비트라인을 형성하여 상기 캐패시터에 저장된 전하를 읽거나, 전하를 캐패시터에 저장시키게 된다.Next, the insulating film 9 deposited on the source is etched to expose the polysilicon gate 3. After exposing the polysilicon gate 3 as described above, the source is exposed by selective etching to etch the polysilicon without etching the insulating film 9. After exposing the source, the metal is deposited on top of the source to form a bit line to read the charge stored in the capacitor or to store the charge in the capacitor.

상기한 바와 같이 본 발명에 의한 디램셀 제조방법은 디램셀에 구비된 앤모스 트랜지스터의 소스가 형성될 영역의 상부에 다결정실리콘을 미리 증착하고, 디램셀을 제조하고, 비트라인과 소스의 접속을 위한 콘택형성시 상기 소스의 상부에 증착한 다결정실리콘 만을 선택적으로 식각함으로써, 디램셀에 구비된 앤모스 트랜지스터의 게이트가 식각됨을 방지하여 결국 비트라인과 앤모스 트랜지스터가 전기적으로 접속됨을 방지하는 효과가 있다.As described above, the DRAM cell manufacturing method according to the present invention deposits polysilicon in advance on the region where the source of the NMOS transistor included in the DRAM cell is to be formed, fabricates the DRAM cell, and connects the bit line and the source. By selectively etching only the polysilicon deposited on top of the source during contact formation, the gate of the NMOS transistor provided in the DRAM cell is etched, thereby preventing the bit line and the NMOS transistor from being electrically connected. have.

Claims (1)

반도체 기판의 상부에 셀트랜지스터의 게이트를 형성함과 아울러 그 셀트랜지스터의 게이트 사이에 다결정실리콘 패턴을 형성하는 단계와; 상기 셀트랜지스터의 소스 및 드레인을 형성하고 절연막을 증착하는 단계와; 상기 절연막에 형성된 콘택홀을 통해 노출된 셀트랜지스터의 드레인에 접속되는 커패시터를 제조하는 단계와; 콘택홀 형성공정을 통해 상기 셀트랜지스터의 게이트 사이에 위치하는 다결정실리콘 패턴을 노출시키고, 그 다결정실리콘 패턴을 식각하여 하부의 소스를 노출시키는 단계와; 상기 노출된 소스에 접하는 비트라인을 형성하는 단계로 이루어진 것을 특징으로 하는 디램셀 제조방법.Forming a gate of the cell transistor on the semiconductor substrate and forming a polysilicon pattern between the gate of the cell transistor; Forming a source and a drain of the cell transistor and depositing an insulating film; Manufacturing a capacitor connected to the drain of the cell transistor exposed through the contact hole formed in the insulating film; Exposing a polysilicon pattern located between gates of the cell transistor through a contact hole forming process, and etching the polysilicon pattern to expose a lower source; And forming a bit line in contact with the exposed source.
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