KR100318319B1 - Manufacturing Method for Cell of Semiconductor Memory Device - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 셀 제조방법에 관한 것으로서, 반도체 기판상에 형성된 제 1 게이트의 양측에 N+ 불순물 영역을 형성하는 공정과, 상기 반도체 기판 전면에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층 상에 제 2 게이트를 형성하는 공정과, 상기 제 2 게이트상에 게이트 절연막을 개재한 제 1 박막 폴리실리콘층을 형성하는 공정과, 상기 기판표면에 제 2 절연층을 형성하는 공정과, 에치-백 방법으로 상기 제 1 박막 폴리실리콘층을 노출하면서 동시에 상기 기판을 평탄화하는 공정과, 상기 기판표면에 상기 제 1 박막 폴리실리콘층과 접촉하는 제 2 박막 폴리실리콘층을 형성하는 공정과, 상기 제 2 게이트의 일측 에지부에서 연재된 레지스트 막을 마스크로 하여 상기 제 2 박막 폴리실리콘층 및 상기 제 2 절연층을 제거하여 상기 제 2 게이트의 일측에서 상기 제 1 박막 폴리실리콘층을 노출하며 동시에 연재된 상기 제 2 박막 폴리실리콘층과 상기 제 1 박막 폴리실리콘층 사이에 상기 제 2 절연층의 스페이서를 형성하는 공정과, 상기 제 1 박막 폴리실리콘층에 PMOS 박막 트랜지스터를 형성하는 공정을 구비한다. 따라서, 본 발명의 PMOS TFT 구조는 면적을 줄일 수 있으며, 채널과 오프셋(Offset) 영역을 독립적으로 변화시킬 수 있으며, 예를 들어 채널은 폴리실리콘 게이트의 두께로 그리고 오프셋(Offset)영역은 제 2 박막 폴리실리콘 층의 오버랩(Overlap)길이로 조절할 수 있는 잇점이 있다.The present invention relates to a cell manufacturing method of a semiconductor memory device, comprising: forming N + impurity regions on both sides of a first gate formed on a semiconductor substrate, forming a first insulating layer on the entire surface of the semiconductor substrate, and Forming a second gate on the first insulating layer, forming a first thin film polysilicon layer via the gate insulating film on the second gate, and forming a second insulating layer on the substrate surface And planarizing the substrate while simultaneously exposing the first thin film polysilicon layer by an etch-back method, and forming a second thin film polysilicon layer in contact with the first thin film polysilicon layer on the substrate surface. And removing the second thin film polysilicon layer and the second insulating layer by using a resist film extended from one edge portion of the second gate as a mask to form the second thin film. Forming a spacer of the second insulating layer between the second thin film polysilicon layer and the first thin film polysilicon layer simultaneously exposing the first thin film polysilicon layer on one side of a sheet; A step of forming a PMOS thin film transistor in a thin film polysilicon layer is provided. Thus, the PMOS TFT structure of the present invention can reduce the area, and can independently change the channel and the offset region, for example, the channel is the thickness of the polysilicon gate and the offset region is the second. The advantage is that the length of overlap of the thin film polysilicon layer can be adjusted.
Description
본 발명은 반도체 메모리 소자의 셀 제조방법에 관한 것으로서, 특히, 3차원적으로 집적화된 에스 램(SRAM) 셀에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cell manufacturing method of a semiconductor memory device, and more particularly, to a three-dimensionally integrated SRAM cell.
도 1은 에스 램 셀의 회로도를 보여주는 개략도이다.1 is a schematic diagram showing a circuit diagram of an S-RAM cell.
도 1을 참조하면, 6개의 트랜지스터로 구성된 에스 램(SRAM) 셀(Cell)에서 (24),(25)는 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터이며, (26),(27)은 N 채널 풀 다운(Pull-Down) 트랜지스터이며, (28),(29)은 커플링(Coupling) 트랜지스터이다. P 채널 트랜지스터 24 에서, 소스(Source)는 VDD로 표시된 전원 공급전압에 연결되며, 드레인(Drain)은 노드(Node) (102)에 연결되며, 게이트(Gate)는 노드(Node) (101)에 연결된다. N 채널 트랜지스터 26 에서, 드레인(Drain)은 노드(Node) (102)에서 P 채널 트랜지스터 24 의 드레인에 연결되며, 소스는 VSS로 표시된 전원 공급 전압에 연결되며, 게이트는 노드 (101)에서 P 채널 트랜지스터 24 의 게이트에 연결된다. N 채널 트랜지스터 27 에서, 드레인(Drain)은 노드(Node) (101)에서 P 채널 트랜지스터 25 의 드레인에 연결되며, 소스는 VSS로 표시된 전원 공급 전압에 연결되며, 게이트는 노드 (102)에서 P 채널 트랜지스터 25 의 게이트에 연결된다. 커플링(Coupling) 트랜지스터 (28)는 N 채널 트랜지스터로, BL로 표시된 비트 라인(Bit Line)에 연결된 첫 번째 드레인/소스 단자를 갖으며, 게이트는 WL 로 표시된 워드 라인에 연결되며, 두 번째 드레인/소스 단자는 노드 (102)에 연결된다. 커플링(Coupling) 트랜지스터 (29)는 N 채널 트랜지스터로, 첫 번째 드레인/소스 단자는 BL*로 표시된 비트 라인(Bit Line)에 연결되며, 게이트는 WL 워드 라인에 연결되며, 두 번째 드레인/소스 단자는 노드 (101)에 연결된다. 그리고 다른 에스 램 셀은 P 채널 트랜지스터 24 및 25 대신에 부하 저항(Load Resistor)을 갖는 4개의 트랜지스터를 갖기도 한다.Referring to FIG. 1, in the SRAM cell composed of six transistors, 24 and 25 are P-channel thin film pull-up transistors. 27 is an N-channel pull-down transistor, and 28 and 29 are coupling transistors. In the P-channel transistor 24, the source is connected to the power supply voltage denoted by V DD , the drain is connected to the node 102, and the gate is connected to the node 101. Is connected to. In N channel transistor 26, the drain is connected to the drain of P channel transistor 24 at node 102, the source is connected to the power supply voltage, denoted V SS , and the gate is connected to P at node 101. Is connected to the gate of the channel transistor 24. In N channel transistor 27, the drain is connected to the drain of P channel transistor 25 at node 101, the source is connected to a power supply voltage, denoted V SS , and the gate is connected to P at node 102. Is connected to the gate of the channel transistor 25. Coupling transistor 28 is an N-channel transistor having a first drain / source terminal connected to a bit line denoted BL, a gate connected to a word line denoted WL, and a second drain. The / source terminal is connected to node 102. Coupling transistor 29 is an N-channel transistor, the first drain / source terminal connected to the bit line marked BL *, the gate connected to the WL word line, and the second drain / source The terminal is connected to node 101. Other SRAM cells may have four transistors with load resistors instead of P channel transistors 24 and 25.
도 2a 내지 도 2e는 도 1에서 보여준 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터의 종래기술에 따른 제조 공정을 보여주는 단면도이다.2A through 2E are cross-sectional views illustrating a manufacturing process according to the prior art of the P-channel thin film pull-up transistor shown in FIG. 1.
일반적으로 에스 램 셀의 3차원의 집적화는 N 채널 풀 다운 트랜지스터 와 커플링 트랜지스터를 실리콘 기판 및 하부 폴리실리콘(Lower Polysilicon)에 배치하고, 그리고 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터를 상기 실리콘 기판 및 하부 폴리실리콘(Lower Polysilicon)상에 배치함으로서 실현된다.In general, three-dimensional integration of S-RAM cells involves placing N-channel pull-down transistors and coupling transistors on silicon substrates and lower polysilicons, and P-channel thin film pull-up transistors. Is realized by placing on the silicon substrate and the lower polysilicon.
도 2a를 참조하면, P 형의 반도체 기판(11)에 선택적으로 소자격리영역(15)이 형성되며, 게이트 산화막(17)을 개재하여 고농도로 도핑된 폴리실리콘으로 된 게이트(Gate, 19)을 형성하고, 상기 게이트(19)측벽에 절연층의 스페이서(Spacer,21)을 형성하고 상기 게이트(19) 및 상기 스페이서(21)을 마스크로 하여 상기 게이트의 양측에 고농도의 N+ 소스 및 드레인 영역(23)을 형성한다. 이어서 하부 폴리실리콘(Lower Polysilicon)인 게이트(19)를 절연하기 위한 실리콘산화막 또는 실리콘질화막 또는 알루미늄산화막 등의 절연층(34)을 기판위에 형성한다. 이어서 사진식각 방법(도시 안 함)으로 절연층(34)내에 형성된 콘택홀(도시 안 함)을 통하여 N+ 영역을 전기적으로 연결하는 도핑 폴리실리콘(도시 안 함)의 배선을 형성하며 절연층(34a)을 기판 전면에 형성하며, 이어서 절연층(34a)위에 고농도로 도핑된 폴리실리콘 게이트(36)이 형성되며, 폴리실리콘 게이트(36)의 표면은 산화되며, 실리콘질화막의 측벽 스페이서(Sidewall Spacer,37)은 폴리실리콘 게이트(36)의 에지(Edge)에 측면적으로 형성된다. 산화막 층(35)은 측벽 스페이서(Sidewall Spacer,37)와 폴리실리콘 게이트(36)사이에 놓여 있다.Referring to FIG. 2A, a device isolation region 15 is selectively formed on a P-type semiconductor substrate 11, and a gate made of polysilicon doped with high concentration through a gate oxide film 17 is formed. And a spacer 21 of an insulating layer formed on the side wall of the gate 19 and using a high concentration of N + source and drain regions on both sides of the gate using the gate 19 and the spacer 21 as a mask. 23). Subsequently, an insulating layer 34 such as a silicon oxide film, a silicon nitride film, or an aluminum oxide film for insulating the gate 19, which is a lower polysilicon, is formed on the substrate. Subsequently, a wiring of doped polysilicon (not shown) is formed to electrically connect the N + region through a contact hole (not shown) formed in the insulating layer 34 by a photolithography method (not shown), and the insulating layer 34a is formed. ) Is formed on the entire surface of the substrate, and then a heavily doped polysilicon gate 36 is formed on the insulating layer 34a, and the surface of the polysilicon gate 36 is oxidized, and a sidewall spacer of a silicon nitride film is formed. 37 is formed laterally at the edge of the polysilicon gate 36. The oxide layer 35 is positioned between the sidewall spacers 37 and the polysilicon gate 36.
상기에서 실리콘 기판위에 형성된 하부 폴리실리콘(Lower Polysilicon)인 게이트(19)는 에스 램 셀의 N 채널 풀 다운(Pull Down) 트랜지스터이다.The gate 19, which is a lower polysilicon formed on the silicon substrate, is an N-channel pull down transistor of an S-RAM cell.
도 2b를 참조하면, O-N-O(Oxide-Nitride-Oxide) 구조(41) 형성은 산화막(38), 질화막(39), 산화막(40)으로 구성된다. CVD(Chemical Vapor Deposition) 산화막(38)은 절연층(34)상 및 폴리실리콘 게이트(36)의 상부 표면에 증착된다. 질화막(39)은 산화막(38)상에 증착되며, 터널산화막(40)은 질화막(39)표면에 형성된다.Referring to FIG. 2B, an oxide-nitride-oxide (O-N-O) structure 41 is formed of an oxide film 38, a nitride film 39, and an oxide film 40. A chemical vapor deposition (CVD) oxide film 38 is deposited on the insulating layer 34 and on the top surface of the polysilicon gate 36. The nitride film 39 is deposited on the oxide film 38, and the tunnel oxide film 40 is formed on the surface of the nitride film 39.
도 2c를 참조하면, 500 ~1000Å 사이의 두께를 갖는 폴리실리콘 층(42)이 O-N-O 구조(41)상에 CVD 방법으로 증착되며, 이어서 어닐링처리를 하여 상대적으로 결함이 없는 전도성의 폴리실리콘 채널 영역을 형성하여 완전히(Fully) 디플리션된(Depleted) 소자가 된다.Referring to FIG. 2C, a polysilicon layer 42 having a thickness between 500 and 1000 microseconds is deposited by the CVD method on the ONO structure 41, followed by annealing to form a relatively defect free conductive polysilicon channel region. To form a fully depleted device.
도 2d를 참조하면, 통상의 이온주입 방법으로 폴리실리콘 층(42)을 도핑하여 저농도로 도핑된 P 채널 영역, P-LDD 영역 과 P+ 소스/드레인 영역을 형성한다. 폴리실리콘 게이트(36)와 P+ 소스/드레인 영역사이의 거리(Distance) L은 오프셋(Offset)이라 부르며, 오프셋(Offset)이 있는 PMOS TFT(Thin Film Transistor)의 전기적 특성은 오프셋(Offset)이 없는 PMOS TFT(Thin Film Transistor)의 전기적 특성에 대하여 우수하다.Referring to FIG. 2D, the polysilicon layer 42 is doped by a conventional ion implantation method to form a lightly doped P channel region, a P-LDD region, and a P + source / drain region. The distance L between the polysilicon gate 36 and the P + source / drain region is called an offset, and the electrical properties of the PMOS TFT (Thin Film Transistor) with an offset have no offset. PMOS TFT (Thin Film Transistor) excellent electrical characteristics.
상기에서 폴리실리콘 층(42)으로 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터를 형성한다.In the above, the P-channel thin film pull-up transistor is formed of the polysilicon layer 42.
도 2e를 참조하면, 절연층인 BPSG(Borophophosilicate)막(44)을 폴리실리콘 층(42)상에 증착하며, BPSG막(44)을 에칭한 콘택 홀(45)은 상기 폴리실리콘 층(42)의 소스 및 드레인 영역의 콘택 부위를 노출시킨다. 상기 소스 및 드레인 영역을 전기적 연결하기 위하여 텅스텐 플러그(Tungsten Plug, 45)를 사용하며, 이어서 알루미늄층 또는 알루미늄 합금층을 증착 및 패터닝하여 전기적 연결(Electrical Contact)을 한다.Referring to FIG. 2E, a BPSG (Borophophosilicate) film 44, which is an insulating layer, is deposited on the polysilicon layer 42, and the contact hole 45 in which the BPSG film 44 is etched is the polysilicon layer 42. The contact portions of the source and drain regions of are exposed. A tungsten plug 45 is used to electrically connect the source and drain regions, and then an electrical layer is formed by depositing and patterning an aluminum layer or an aluminum alloy layer.
상기에서 단지 소스 및 드레인 콘택만이 도시되며, 폴리실리콘 게이트(36)상의 콘택은 나타내지 않는다.Only source and drain contacts are shown above, not the contacts on the polysilicon gate 36.
상술한 종래 기술은 PMOS TFT 제조시 오프셋(Offset) 거리 L 영역는 공정변화에 따라 오프셋(Offset)영역과 채널 영역의 길이가 동시에 변화하여 독립적인 조절이 어렵다는 등의 문제점이 있었다.The conventional technology described above has a problem in that the offset distance L region at the time of manufacturing the PMOS TFT changes the length of the offset region and the channel region at the same time according to process change, making it difficult to independently adjust.
따라서, 본 발명의 목적은 3차원적으로 집적화된 작은 사이즈(Size)인 반도체 메모리 소자의 셀 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a cell of a semiconductor memory device having a small size integrated in three dimensions.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 셀 제조방법은 반도체 기판상에 형성된 제 1 게이트의 양측에 N+ 불순물 영역을 형성하는 공정과, 상기 반도체 기판 전면에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층 상에 제 2 게이트를 형성하는 공정과, 상기 제 2 게이트상에 게이트 절연막을 개재한 제 1 박막 폴리실리콘층을 형성하는 공정과, 상기 기판표면에 제 2 절연층을 형성하는 공정과, 에치-백 방법으로 상기 제 1 박막 폴리실리콘층을 노출하면서 동시에 상기 기판을 평탄화하는 공정과, 상기 기판표면에 상기 제 1 박막 폴리실리콘층과 접촉하는 제 2 박막 폴리실리콘층을 형성하는 공정과, 상기 제 2 게이트의 일측 에지부에서 연재된 레지스트 막을 마스크로 하여 상기 제 2 박막 폴리실리콘층 및 상기 제 2 절연층을 제거하여 상기 제 2 게이트의 일측에서 상기 제 1 박막 폴리실리콘층을 노출하며 동시에 연재된 상기 제 2 박막 폴리실리콘층과 상기 제 1 박막 폴리실리콘층 사이에 상기 제 2 절연층의 스페이서를 형성하는 공정과, 상기 제 1 박막 폴리실리콘층에 PMOS 박막 트랜지스터를 형성하는 공정을 구비한다.A cell manufacturing method of a semiconductor memory device according to the present invention for achieving the above object is a step of forming an N + impurity region on both sides of the first gate formed on the semiconductor substrate, and forming a first insulating layer on the entire surface of the semiconductor substrate Forming a second gate on the first insulating layer, forming a first thin film polysilicon layer on the second gate via a gate insulating film, and forming a second insulating layer on the substrate surface. Exposing the first thin film polysilicon layer and simultaneously planarizing the substrate by an etch-back method; and a second thin film polysilicon layer in contact with the first thin film polysilicon layer on the substrate surface. Forming the second thin film polysilicon layer and the second insulating layer using a resist film extended from one edge portion of the second gate as a mask; Exposing the first thin film polysilicon layer on one side of the second gate and simultaneously forming a spacer of the second insulating layer between the second thin film polysilicon layer and the first thin film polysilicon layer; And forming a PMOS thin film transistor in the first thin film polysilicon layer.
도 1은 에스 램 셀의 회로도를 보여주는 개략도이다.1 is a schematic diagram showing a circuit diagram of an S-RAM cell.
도 2a 내지 도 2e는 도 1에서 보여준 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터의 종래기술에 따른 제조 공정을 보여주는 단면도이다.2A through 2E are cross-sectional views illustrating a manufacturing process according to the prior art of the P-channel thin film pull-up transistor shown in FIG. 1.
도 3a 내지 도 3 d는 도 1에서 보여준 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터의 본 발명에 따른 제조 공정을 보여주는 단면도이다.3A to 3D are cross-sectional views illustrating a manufacturing process of the P-channel thin film pull-up transistor shown in FIG. 1 according to the present invention.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3d는 도 1에서 보여준 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터의 본 발명에 따른 제조 공정을 보여주는 단면도이다.3A to 3D are cross-sectional views illustrating a fabrication process according to the present invention of the P-channel thin film pull-up transistor shown in FIG. 1.
일반적으로 에스 램 셀의 3차원의 집적화는 N 채널 풀 다운 트랜지스터 와 커플링 트랜지스터를 실리콘 기판 및 하부 폴리실리콘(Lower Polysilicon)에 배치하고, 그리고 P 채널 박막(Thin Film) 풀업(Pull-Up) 트랜지스터를 상기 실리콘 기판 및 하부 폴리실리콘(Lower Polysilicon)상에 배치함으로서 실현된다.In general, three-dimensional integration of S-RAM cells involves placing N-channel pull-down transistors and coupling transistors on silicon substrates and lower polysilicons, and P-channel thin film pull-up transistors. Is realized by placing on the silicon substrate and the lower polysilicon.
도 3a를 참조하면, P 형의 반도체 기판(61)에 선택적으로 소자격리영역(65)이 형성되며, 게이트 산화막(67)을 개재하여 고농도로 도핑된 폴리실리콘으로 된 게이트(Gate, 69)을 형성하고, 상기 게이트(69)측벽에 절연층의 스페이서(Spacer,71)를 형성하고 상기 게이트(69) 및 상기 스페이서(71)을 마스크로 하여 상기 게이트의 양측에 고농도의 N+ 소스 및 드레인 영역(73)을 형성한다. 이어서 하부 폴리실리콘(Lower Polysilicon)인 게이트(69)를 절연하기 위한 실리콘산화막 또는 실리콘질화막 또는 알루미늄산화막 등의 절연층(84)을 기판위에 형성한다. 이어서 사진식각 방법(도시 안 함)으로 절연층(84)내에 형성된 콘택홀(도시 안 함)을 통하여 N+ 영역을 전기적으로 연결하는 도핑 폴리실리콘(도시 안 함)의 배선을 형성하며 절연층(84a)을 기판 전면에 형성하며, 이어서 절연층(84a)위에 고농도로 도핑된 폴리실리콘 게이트(86)이 형성되며, 이어서 기판 전면에 산화막 또는 질화막의 단일막 또는 산화막과 질화막과 산화막의 다층막구조로 이루어진 게이트 절연막(88)을 형성하며, 500 ~1000Å 사이의 두께를 갖는 제 1 박막 폴리실리콘 층(89a)을 게이트 절연막(88)상에 CVD 방법으로 증착되며, 이어서 어닐링처리를 하여 상대적으로 결함이 없는 전도성의 폴리실리콘 채널 영역을 형성한다. 그리고 BPSG(Borophophosilicate Glass) 또는 TEOS(Tetraorthosilicate) 등의 산화막(90a)을 제 1 박막 폴리실리콘 층(89a)상에 CVD 방법으로 증착한다.Referring to FIG. 3A, a device isolation region 65 is selectively formed on a P-type semiconductor substrate 61, and gates 69 made of polysilicon doped with high concentration through a gate oxide film 67 are formed. And forming spacers 71 of an insulating layer on the sidewalls of the gate 69 and using a high concentration of N + source and drain regions on both sides of the gate using the gate 69 and the spacer 71 as a mask. 73). Subsequently, an insulating layer 84 such as a silicon oxide film, a silicon nitride film, or an aluminum oxide film for insulating the gate 69, which is a lower polysilicon, is formed on the substrate. Next, a wiring of doped polysilicon (not shown) is formed to electrically connect the N + region through a contact hole (not shown) formed in the insulating layer 84 by a photolithography method (not shown), and the insulating layer 84a is formed. ) Is formed on the entire surface of the substrate, and then a heavily doped polysilicon gate 86 is formed on the insulating layer 84a, followed by a single layer of an oxide film or nitride film or a multilayer film structure of oxide film, nitride film and oxide film. A gate insulating film 88 is formed, and a first thin film polysilicon layer 89a having a thickness of between 500 and 1000 GPa is deposited on the gate insulating film 88 by a CVD method, and then annealed to be relatively free of defects. Forming a conductive polysilicon channel region. An oxide film 90a such as BPSG (Borophophosilicate Glass) or TEOS (Tetraorthosilicate) is deposited on the first thin film polysilicon layer 89a by CVD.
상기에서 반도체 기판위에 형성된 하부 폴리실리콘(Lower Polysilicon)인 게이트(69)는 에스 램 셀의 N 채널 풀 다운(Pull Down) 트랜지스터이며, 폴리실리콘 게이트(86)는 박막 트랜지스터(Thin Film Transistor)의 게이트, 정확하게는 바텀 게이트(Bottom Gate)가 된다.The gate 69, which is a lower polysilicon formed on the semiconductor substrate, is an N-channel pull down transistor of an S-RAM cell, and the polysilicon gate 86 is a gate of a thin film transistor. That is, it becomes a bottom gate exactly.
도 3b를 참조하면, 플라즈마 RIE(Reactive Ion Etching) 에치-백(Etch-Back)방법으로 바텀 게이트(Bottom Gate)인 폴리실리콘 게이트(86)상부 표면위의 제 1 박막 폴리실리콘 층(89a)을 노출시킬 때까지 산화막(90a)을 에칭하여 기판을 평탄화시킨다.Referring to FIG. 3B, the first thin film polysilicon layer 89a on the upper surface of the polysilicon gate 86, which is a bottom gate, is formed by a plasma reactive ion etching (RIE) etch-back method. The oxide film 90a is etched until it is exposed to planarize the substrate.
도 3c를 참조하면, 평탄화된 기판 전면에 500 ~1000Å 사이의 두께를 갖는 제 2 박막 폴리실리콘 층(91a)을 CVD 방법으로 증착되며, 이어서 리쏘그래피 방법으로 레지스트 막(101)을 패터닝한다.Referring to FIG. 3C, a second thin film polysilicon layer 91a having a thickness of between 500 and 1000 GPa is deposited on the entire surface of the planarized substrate by a CVD method, and then the resist film 101 is patterned by a lithography method.
도 3d를 참조하면, 폴리실리콘 게이트(86)의 일측 에지부에서 연재된 레지스트막(101)을 마스크로 하여 플라즈마 RIE(Reactive Ion Etching)방법으로 제 1 박막 폴리실리콘층(89a)을 노출시킬 때까지 제 2 박막 폴리실리콘 층(91a) 및 산화막(90a)을 식각한다. 이어서 레지스트 막(101)을 제거한 후, 전면(Blanket) P+ 이온주입 및 어닐링(Annealing) 공정으로 표면이 노출된 제 2 박막 폴리실리콘 층(91a) 및 제 1 박막 폴리실리콘 층(89a)을 도핑하여 P+ 소스/드레인 영역(사선 영역)을 형성한다. 이후 공정(Subsequent Processing)(도시하지 않음)은 통상의 알려진 기술을 사용하여 본 발명에 따른 셀 제조 방법을 마무리한다.Referring to FIG. 3D, when the first thin film polysilicon layer 89a is exposed by a plasma reactive ion etching (RIE) method using the resist film 101 extended from one edge portion of the polysilicon gate 86 as a mask. The second thin film polysilicon layer 91a and the oxide film 90a are etched up to now. Subsequently, after the resist film 101 is removed, the second thin film polysilicon layer 91a and the first thin film polysilicon layer 89a having the surface exposed by the blanket P + ion implantation and annealing process are doped. P + source / drain regions (diagonal regions) are formed. Subsequent Processing (not shown) then finishes the cell manufacturing method according to the present invention using conventional known techniques.
상기에서 연재된 제 2 박막 폴리실리콘층(91a)과 제 1 박막 폴리실리콘층(89a)사이에 두꺼운 두께의 산화막(90a) 스페이서를 형성하며, 이온 주입후 어닐링 공정으로 제 2 박막 폴리실리콘 층(91a)내의 불순물이 바텀 게이트(Bottom Gate)인 폴리실리콘 게이트(86)상부 표면위의 제 1 박막 폴리실리콘 층(89a)내로 확산 이동되어 P+ 소스/드레인 영역(사선 영역)을 형성한다. 제 1 박막 폴리실리콘 층(89a)으로 PMOS TFT(Thin Film Transistor)를 형성한다.The thick oxide film 90a spacer is formed between the second thin film polysilicon layer 91a and the first thin film polysilicon layer 89a which are extended in the above, and the second thin film polysilicon layer is formed by an annealing process after ion injection. Impurities in 91a are diffused and moved into the first thin film polysilicon layer 89a on the upper surface of the polysilicon gate 86, which is a bottom gate, to form a P + source / drain region (diagonal region). A PMOS thin film transistor (TMOS) is formed from the first thin film polysilicon layer 89a.
상술한 바와 같이 본 발명에 따른 반도체 메모리 소자의 셀 제조방법은 반도체 기판상에 형성된 제 1 게이트의 양측에 N+ 불순물 영역을 형성며, 상기 반도체 기판 전면에 제 1 절연층을 형성하며, 상기 절연층 상에 제 2 게이트를 형성하며, 상기 제 2 게이트상에 게이트 절연막을 개재한 제 1 박막 폴리실리콘층을 형성하며, 상기 기판표면에 제 2 절연층을 형성하며, 에치-백 방법으로 상기 제 1 박막 폴리실리콘층을 노출하면서 동시에 상기 기판을 평탄화하며, 상기 기판표면에 상기 제 1 박막 폴리실리콘층과 접촉하는 제 2 박막 폴리실리콘층을 형성하며, 상기 제 2 게이트의 일축 에지부에서 연재된 레지스트 막을 마스크로 하여 상기 제 2 박막 폴리실리콘층 및 상기 제 2 절연층을 제거하여 상기 제 2 게이트의 일축에서 상기 제 1 박막 폴리실리콘층을 노출하며 동시에 연재된 상기 제 2 박막 폴리실리콘층과 상기 제 1 박막 폴리실리콘층 사이에 상기 제 2 절연층의 스페이서를 형성하며, 상기 제 1 박막 폴리실리콘층에 PMOS 박막 트랜지스터를 형성한다.As described above, in the cell manufacturing method of the semiconductor memory device according to the present invention, N + impurity regions are formed on both sides of the first gate formed on the semiconductor substrate, and a first insulating layer is formed on the entire surface of the semiconductor substrate. A second gate is formed on the second gate, a first thin film polysilicon layer is formed on the second gate via a gate insulating film, a second insulating layer is formed on the surface of the substrate, and the etch-back method is used. Resisting the thin film polysilicon layer and simultaneously planarizing the substrate, forming a second thin film polysilicon layer on the substrate surface in contact with the first thin film polysilicon layer, and extending from the uniaxial edge portion of the second gate. By using the film as a mask, the second thin film polysilicon layer and the second insulating layer are removed, and the first thin film polysilicon layer is formed on one axis of the second gate. The spacer of the second insulating layer is formed between the second thin film polysilicon layer and the first thin film polysilicon layer which are simultaneously extended, and a PMOS thin film transistor is formed on the first thin film polysilicon layer.
따라서, 본 발명의 PMOSTFT 구조는 면적을 줄일 수 있으며, 채널과 오프셋(Offset) 영역을 독립적으로 변화시킬 수 있으며, 예를 들어 채널은 폴리실리콘 게이트의 두께로 그리고 오프셋(Offset)영역은 제 2 박막 폴리실리콘 층의 오버랩(Overlap)길이로 조절할 수 있는 잇점이 있다.Accordingly, the PMOSTFT structure of the present invention can reduce the area, and can independently change the channel and the offset region, for example, the channel is the thickness of the polysilicon gate and the offset region is the second thin film. The advantage is that the length of the overlap of the polysilicon layer can be adjusted.
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