KR19990030658A - Fast Phase-Locked Loop and Its Locking Method - Google Patents

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KR19990030658A
KR19990030658A KR1019970050969A KR19970050969A KR19990030658A KR 19990030658 A KR19990030658 A KR 19990030658A KR 1019970050969 A KR1019970050969 A KR 1019970050969A KR 19970050969 A KR19970050969 A KR 19970050969A KR 19990030658 A KR19990030658 A KR 19990030658A
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Inventor
이정현
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윤종용
삼성전자 주식회사
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Abstract

고속 위상 동기 루프와 그의 로킹 방법이 개시된다. 본 발명에 따른 고속 위상 동기 루프는 전압 제어 발진 수단, 발진 신호 분주 수단, 기준 신호 분주 수단, 주파수/위상 검출 수단 및 저역 통과 필터와 디지털/아날로그 변환 수단, 버퍼 및 스위치로 구성된 초기 제어 전압 발생 수단 및 제어 수단으로 구성되는 것을 특징으로 하며, 전압 제어 발진부가 기준 신호의 주파수에 근접한 주파수로 자주 발진 하도록 초기 제어 전압을 미리 설정하므로 위상 동기 루프의 로킹을 더욱 빨리 할 수 있는 효과가 있다.A fast phase locked loop and its locking method are disclosed. The fast phase locked loop according to the present invention comprises a voltage controlled oscillation means, an oscillation signal division means, a reference signal division means, a frequency / phase detection means and an initial control voltage generation means consisting of a low pass filter and a digital / analog conversion means, a buffer and a switch. And a control means, and since the initial control voltage is set in advance so that the voltage controlled oscillator frequently oscillates at a frequency close to the frequency of the reference signal, it is possible to lock the phase locked loop more quickly.

Description

고속 위상 동기 루프 및 그의 로킹 방법Fast Phase-Locked Loop and Its Locking Method

본 발명은 위상 동기 루프(Phase Locked Loop:PLL)에 관한 것이며, 특히, 보다 빨리 로킹(Locking)될 수 있는 고속 위상 동기 루프 및 그의 로킹 방법에 관한 것이다.The present invention relates to a phase locked loop (PLL), and more particularly, to a fast phase locked loop and a locking method thereof that can be locked faster.

일반적으로 위상 동기 루프에서 루프 필터의 대역폭을 넓게하면 에러 검출에 걸리는 시간이 짧아져 위상 동기 루프가 빨리 로킹될 수 있으나, 전압 제어 발진기(Voltage controlled Oscillator:VCO)의 지터 특성은 나빠지게 된다. 이때, 위상 동기 루프의 특성에 변화가 없도록 위상 동기 루프가 로킹되기 전에는 루프 필터의 대역폭을 넓히면서 위상 비교기의 이득을 크게하고, 로킹된 후에는 루프 필터의 대역폭을 좁히면서 위상 비교기의 이득을 작게하면, 전압 제어 발진기의 지터 특성을 개선하면서 위상 동기 루프가 빨리 로킹될 수 있다.In general, widening the bandwidth of the loop filter in the phase locked loop shortens the time required for error detection, so that the phase locked loop can be quickly locked, but the jitter characteristic of the voltage controlled oscillator (VCO) is degraded. In this case, before the phase lock loop is locked, the gain of the phase comparator is increased while the bandwidth of the loop filter is widened, and the gain of the phase comparator is decreased while the bandwidth of the loop filter is narrowed after the loop is locked. Therefore, the phase locked loop can be quickly locked while improving the jitter characteristic of the voltage controlled oscillator.

이하, 종래에 고속 위상 동기 루프의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, a configuration and an operation of a fast phase locked loop will be described as follows with reference to the accompanying drawings.

도 1은 종래에 고속 위상 동기 루프를 설명하기 위한 개략적인 블록도로서, 위상 비교부(100), 저역 통과 필터(102), 전압 제어 발진부(104), 발진 신호 분주부(106), 기준 신호 분주부(108) 및 제어부(120)로 구성된다.1 is a schematic block diagram illustrating a conventional high speed phase locked loop, which includes a phase comparator 100, a low pass filter 102, a voltage controlled oscillator 104, an oscillation signal divider 106, and a reference signal. The dispensing part 108 and the control part 120 are comprised.

도 1에 도시된 발진 신호 분주부(106)와 기준 신호 분주부(108)는 각각 n비트와 r비트의 분주기 프로그램 데이터에 상응하여, 발진 신호(130)와 제1입력 단자 IN1을 통해 입력된 기준 신호(110)를 1/N과 1/R로 각각 분주하고, 분주된 발진 신호(124)와 분주된 기준 신호(122)를 출력한다. 위상 비교부(100)는 분주된 기준 신호(122)와 분주된 발진 신호(124)를 입력하여 위상을 비교하고, 비교된 결과에 상응하는 신호를 저역 통과 필터(102)로 출력한다. 저역 통과 필터(102)는 위상 비교부(100)에서 출력된 신호의 저역 성분을 필터링하고, 필터링된 저역 성분의 신호를 제어 전압으로서 출력한다. 전압 제어 발진부(104)는 저역 통과 필터(102)로부터 출력된 제어 전압에 상응하여 발생한 발진 신호(130)를 발진 신호 분주부(106)로 출력한다. 제어부(120)는 제2입력 단자 IN2를 통해 데이터를 입력하여 기준 신호 분주부(108)와 발진 신호 분주부(106)로 각각 r비트와 n비트의 분주기 프로그램 데이터를 출력하고, 위상 동기 루프를 고속 모드로 하기 위해 위상 동기 루프를 제어하는 제어 신호(FASTLOCK)를 발생한다.The oscillation signal divider 106 and the reference signal divider 108 shown in FIG. 1 are input through the oscillation signal 130 and the first input terminal IN1 corresponding to n-bit and r-bit divider program data, respectively. The divided reference signal 110 is divided into 1 / N and 1 / R, respectively, and the divided oscillation signal 124 and the divided reference signal 122 are output. The phase comparator 100 inputs the divided reference signal 122 and the divided oscillation signal 124 to compare phases, and outputs a signal corresponding to the compared result to the low pass filter 102. The low pass filter 102 filters the low pass component of the signal output from the phase comparator 100 and outputs the filtered low pass component signal as a control voltage. The voltage controlled oscillator 104 outputs the oscillation signal 130 generated corresponding to the control voltage output from the low pass filter 102 to the oscillation signal divider 106. The control unit 120 inputs data through the second input terminal IN2 and outputs r-bit and n-bit divider program data to the reference signal divider 108 and the oscillation signal divider 106, respectively, and performs a phase locked loop. Generates a control signal (FASTLOCK) that controls the phase-locked loop in order to make the fast mode.

도 2는 도 1에 도시된 저역 통과 필터(102)의 회로도로서, 위상 비교부(100)와 접지 전원 사이에 연결되는 제2커패시터(C2), 일측이 위상 비교부(100)와 연결되는 제1저항(R1), 제1저항(R1)의 타측과 접지 전원 사이에 연결되는 제1커패시터(C1), 일측이 제1저항(R1)의 일측과 연결되고 제어 신호(FASTLOCK)에 응답하여 스위칭하는 스위치(20) 및 제1저항(R1)의 타측과 스위치(20) 사이에 연결되는 제2저항(R2)으로 구성된다.FIG. 2 is a circuit diagram of the low pass filter 102 shown in FIG. 1, the second capacitor C2 connected between the phase comparator 100 and a ground power source, and one side connected to the phase comparator 100. One resistor R1, the first capacitor C1 connected between the other side of the first resistor R1 and the ground power supply, and one side are connected to one side of the first resistor R1 and are switched in response to the control signal FASTLOCK. The switch 20 and the second resistor (R2) is connected between the other side of the first resistor (R1) and the switch 20.

도 2에 도시된 저역 통과 필터(102)는 위상 비교부(100)의 출력을 입력 단자 IN을 통해 입력하여 저역 성분을 필터링후 출력 단자 OUT으로 출력한다. 이때, 제어 신호(FASTLOCK)에 응답하여 스위칭하는 스위치(20)에 의해 제2저항(R2)이 제1저항(R1)에 병렬로 연결되어 저역 통과 필터(102)의 대역폭을 변화시킬 수 있다.The low pass filter 102 shown in FIG. 2 inputs the output of the phase comparator 100 through the input terminal IN to output the low pass component to the output terminal OUT after filtering. In this case, the second resistor R2 may be connected in parallel to the first resistor R1 by the switch 20 that switches in response to the control signal FASTLOCK to change the bandwidth of the low pass filter 102.

상술한 바와같은 종래의 고속 위상 동기 루프의 개루프 이득은 다음 수학식 1과 같다.The open loop gain of the conventional high speed phase locked loop as described above is expressed by Equation 1 below.

여기서, G(s) 는 상술한 고속 위상 동기 루프의 개루프 이득 함수를, KΦ 는 위상 비교부(100)의 이득을, Kv 는 전압 제어 발진부(104)의 이득을, N 은 발진 신호 분주부(106)의 분주 젯수를 각각 나타낸다.here, G (s) Is the open loop gain function of the fast phase locked loop described above, K Φ Is the gain of the phase comparison unit 100, K v Is the gain of the voltage controlled oscillator 104, N Denotes the number of divided jets of the oscillation signal divider 106, respectively.

수학식 1을 참조하면, 도 1에 도시된 제어부(120)가 위상 동기 루프를 고속 모드로 하기 위해 제어 신호(FASTLOCK)를 발생하면, 도 2에 도시된 제2저항(R2)에 의해 저역 통과 필터(102)의 대역폭이 M 배로 되고, 위상 동기 루프의 특성 변화가 없도록 위상 비교부(100)의 이득은 M2배로된다. 고속 모드에서 위상 동기 루프가 로킹되면, 제어부(120)는 위상 동기 루프를 일반 모드로 하기 위해 제어 신호(FASTLOCK)를 발생하지 않으며, 이로 인해 저역 통과 필터(102)는 제2저항에 의해 대역폭이 1/M 배로 되고 위상 비교부(100)의 이득은 1/M2배로 된다. 그러나, 실제의 경우 위상 비교부(100)의 이득이 정확하게 1/M2배로 제어되기 어려우며, 이로 인해 위상 동기 루프가 고속 모드에서 일반 모드로 변환될 때 불연속으로 인한 언더댐핑(Underdamping)이 발생하여 위상 동기 루프의 로킹이 지연되는 문제가 발생한다.Referring to Equation 1, when the control unit 120 shown in FIG. 1 generates the control signal FASTLOCK to set the phase locked loop to the high speed mode, the low pass is passed by the second resistor R2 shown in FIG. The bandwidth of the filter 102 is M times, and the gain of the phase comparator 100 is M 2 times so that there is no change in the characteristics of the phase locked loop. When the phase locked loop is locked in the fast mode, the control unit 120 does not generate a control signal FASTLOCK to put the phase locked loop in the normal mode, which causes the low pass filter 102 to increase the bandwidth by the second resistor. It is 1 / M times and the gain of the phase comparison part 100 becomes 1 / M 2 times. However, in practice, the gain of the phase comparator 100 is hardly controlled to be exactly 1 / M 2 times, which causes underdamping due to discontinuity when the phase locked loop is converted from the high speed mode to the normal mode. There is a problem that the locking of the phase locked loop is delayed.

본 발명이 이루고자 하는 기술적 과제는, 기준 신호의 주파수에 근접한 주파수로 전압 제어 발진기의 자주 발진 주파수를 가변시켜 로킹 동작이 빨리 수행되도록 하는 고속 위상 동기 루프를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a fast phase locked loop in which a locking operation is performed quickly by varying an oscillation frequency of a voltage controlled oscillator at a frequency close to a frequency of a reference signal.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 고속 위상 동기 루프의 로킹 방법을 제공하는데 있다.Another object of the present invention is to provide a method for locking the fast phase locked loop.

도 1은 종래의 고속 위상 동기 루프를 설명하기 위한 개략적인 블록도이다.1 is a schematic block diagram illustrating a conventional high speed phase locked loop.

도 2는 도 1에 도시된 저역 통과 필터의 회로도이다.FIG. 2 is a circuit diagram of the low pass filter shown in FIG. 1.

도 3은 일반적인 위상 동기 루프의 선형 등가 모델을 나타내는 블록도이다.3 is a block diagram illustrating a linear equivalent model of a general phase locked loop.

도 4는 본 발명에 따른 고속 위상 동기 루프를 설명하기 위한 개략적인 블록도이다.4 is a schematic block diagram illustrating a fast phase locked loop according to the present invention.

도 5a 및 도 5b는 도 4에 도시된 제어부의 제2입력 단자를 통해 입력되는 데이터의 구성예를 도시하였다.5A and 5B illustrate a configuration example of data input through the second input terminal of the control unit shown in FIG. 4.

도 6(a) 내지 도 6(d)는 전압 제어 발진부가 초기 제어 전압에 의해 기준 신호의 주파수에 근접한 주파수로 자주 발진된 후 위상 동기 루프가 기준 신호로킹되는 과정을 파형도로 나타내었다.6 (a) to 6 (d) show a waveform diagram of a phase locked loop locked to a reference signal after the voltage controlled oscillator is frequently oscillated at a frequency close to the frequency of the reference signal by the initial control voltage.

도 7은 도 4에 도시된 고속 위상 동기 루프의 로킹 방법을 설명하기 위한 플로우 차트이다.FIG. 7 is a flowchart for describing a locking method of the fast phase locked loop shown in FIG. 4.

상기 과제를 이루기 위해 본 발명에 따른 고속 위상 동기 루프는, 입력된 제어 전압에 상응하는 주파수로 발진되는 발진 신호를 출력하는 전압 제어 발진 수단, 발진 신호를 제1소정율로 분주하고 분주된 발진 신호를 출력하는 발진 신호 분주 수단, 기준 신호를 제2소정율로 분주하고 분주된 기준 신호를 출력하는 기준 신호 분주 수단, 분주된 기준 신호와 분주된 발진 신호의 주파수/위상을 비교하고 비교된 결과를 업/다운 신호로 출력하는 주파수/위상 검출 수단, 발생된 업/다운 신호에 상응하는 소정 전하를 공급 또는 싱크하는 전하 펌프, 제어 신호에 응답하여 초기 제어 전압을 출력하는 초기 제어 전압 발생 수단, 전하 펌프로부터 출력된 신호 또는 초기 제어 전압의 저역 성분을 필터링하고, 필터링된 신호를 제어 전압으로서 출력하는 저역 통과 필터 및 외부로부터 입력된 데이터에 응답하여 디지털 형태의 초기 제어 전압 및 제어 신호를 발생하는 제어 수단으로 구성되는 것이 바람직하다.In order to achieve the above object, the high-speed phase locked loop according to the present invention includes a voltage controlled oscillation means for outputting an oscillation signal oscillated at a frequency corresponding to an input control voltage, and the oscillation signal is divided at a first predetermined rate and the oscillation signal is divided Oscillation signal division means for outputting a reference signal, a reference signal division means for dividing a reference signal at a second predetermined rate, and outputting a divided reference signal, comparing the frequency / phase of the divided reference signal and the divided oscillation signal and comparing A frequency / phase detection means for outputting an up / down signal, a charge pump for supplying or sinking a predetermined charge corresponding to the generated up / down signal, an initial control voltage generating means for outputting an initial control voltage in response to a control signal, and a charge Low pass filtering the signal output from the pump or the low pass component of the initial control voltage and outputting the filtered signal as the control voltage It is preferably composed of a filter and control means for generating an initial control voltage and control signal in digital form in response to data input from the outside.

상기 다른 과제를 이루기 위해 본 발명에 따른 고속 위상 동기 루프의 로킹 방법은, 외부 데이터에 상응하여 초기 제어 전압을 발생하는 (a)단계, 초기 제어 전압에 상응하여 기준 신호의 주파수와 근접한 주파수로 위상 동기 루프를 자주 발진 시키는 (b)단계, (b)단계에서 발생된 발진 신호 및 기준 신호를 각각 제1 및 제2소정율로 분주하는 (c)단계, 분주된 발진 신호와 분주된 기준 신호의 주파수/위상차를 검출하는 (d)단계, (d)단계에서 주파수/위상차가 존재하는가를 판단하는 (e)단계, (e)단계에서 주파수/위상차가 존재하면, 주파수/위상차에 상응하는 주파수로 위상 동기 루프를 발진시키는 (f)단계 및 (f)단계에서 발생된 발진 신호를 제1소정율로 분주하고 (d)단계로 진행하는 (g)단계로 이루어지는 것이 바람직하다.According to another aspect of the present invention, there is provided a locking method of a fast phase locked loop according to the present invention, the step (a) of generating an initial control voltage in response to external data and a phase close to a frequency of a reference signal in response to the initial control voltage. (B) dividing the oscillation signal and the reference signal generated in the steps (b) and (b) which frequently oscillate the synchronous loop at the first and second predetermined ratios, respectively, of the divided oscillation signal and the divided reference signal. In step (d) and step (d) of detecting the frequency / phase difference, if the frequency / phase difference exists in (e) and (e), the frequency corresponding to the frequency / phase difference is determined. The oscillation signal generated in steps (f) and (f) for oscillating the phase locked loop is preferably divided in a first predetermined ratio and (g) proceeds to step (d).

이하, 본 발명에 따른 고속 위상 동기 루프의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, a configuration and operation of a fast phase locked loop according to the present invention will be described with reference to the accompanying drawings.

도 3은 일반적인 위상 동기 루프의 선형 등가 모델을 나타내는 블록도로서, 이득이 KΦ 인 위상 비교부(40), 전달함수가 Z(s) 인 2차 저역 통과 필터(42), 이득이 인 전압 제어 발진부(44) 및 분주비가 1/N이고 이득이 Kd 인 발진 신호 분주부(46)로 나타낼 수 있다.3 is a block diagram illustrating a linear equivalent model of a general phase locked loop, in which the gain is K Φ In-phase comparison unit 40, the transfer function Z (s) Second low pass filter 42, the gain is Voltage controlled oscillator 44 and division ratio 1 / N and gain K d Phosphor oscillation signal divider 46 may be represented.

도 3에 도시된 전압 제어 발진부(44)가 발생하는 자주 발진 신호(50)의 위상( θi )과 입력 단자 IN을 통해 입력된 기준 신호(48)의 위상( θr ) 사이의 시간에 대한 오차 함수( θerror(t) )는 수학식 2와 같이 나타낼 수 있다.The phase of the frequent oscillation signal 50 generated by the voltage controlled oscillator 44 shown in FIG. θ i ) And the phase of the reference signal 48 input through the input terminal IN ( θ r Function of the time between θ error (t) ) Can be expressed as in Equation 2.

θerror(t)=[Δω/ωn(1-ξ2)1/2]×sin[(1-ξ2)1/2ωnt]×exp(-ξωnt)θ error (t) = [Δω / ω n (1-ξ 2 ) 1/2 ] × sin [(1-ξ 2 ) 1/2 ω n t] × exp (-ξω n t)

여기에서, θerror 는 자주 발진 신호(50)와 기준 신호(48) 간의 위상 오차를, Δω 는 자주 발진 신호(50)와 기준 신호(48) 간의 주파수 차이를, ωn 는 루프의 특성 주파수를, ξ 은 감쇠율(댐핑 팩터)을 각각 나타낸다. 이때 루프의 특성 주파수 ωn 과 감쇄율 ξ 은 다음 수학식 3과 수학식 4로 각각 나타낸다.From here, θ error Frequently denotes a phase error between the oscillation signal 50 and the reference signal 48, Δω Frequently denotes the frequency difference between the oscillation signal 50 and the reference signal 48, ω n Is the characteristic frequency of the loop, ξ Denotes the damping factor (damping factor), respectively. The characteristic frequency of the loop ω n And decay rate ξ Are represented by the following equations (3) and (4), respectively.

여기서, Τ1 은 2차 저역 통과 필터(42)의 제1시상수를 나타낸다.here, Τ 1 Denotes a first time constant of the second order low pass filter 42.

여기서, Τ2 는 2차 저역 통과 필터(42)의 제2시상수를 나타낸다.here, Τ 2 Denotes a second time constant of the second order low pass filter 42.

수학식 2 내지 수학식 4를 참조하면, 전압 제어 발진부(44)의 자주 발진 신호(50)와 기준 신호(48) 사이의 주파수 차이( Δω )가 작으면 오차 함수( θerror(t) )는 빨리 0으로 줄어들게되고, 이로 인해 위상 동기 루프가 빨리 로킹됨을 알 수 있다.Referring to equations (2) to (4), the frequency difference between the frequent oscillation signal 50 and the reference signal 48 of the voltage controlled oscillator 44 Δω ) Is small, the error function ( θ error (t) We can quickly see that) decreases to zero, which causes the phase locked loop to lock quickly.

도 4는 본 발명에 따른 고속 위상 동기 루프를 설명하기 위한 개략적인 블록도로서, 주파수/위상 검출부(320), 전하 펌프(330), 저역 통과 필터(302), 전압 제어 발진부(304), 기준 신호 분주부(308), 발진 신호 분주부(306)와 디지털/아날로그 변환부(350), 버퍼(340), 스위치(360)로 구성된 초기 제어 전압 발생부(380) 및 제어부(310)로 구성된다.4 is a schematic block diagram illustrating a fast phase locked loop according to the present invention, which includes a frequency / phase detector 320, a charge pump 330, a low pass filter 302, a voltage controlled oscillator 304, and a reference. An initial control voltage generator 380 composed of a signal divider 308, an oscillation signal divider 306, a digital / analog converter 350, a buffer 340, and a switch 360, and a controller 310. do.

도 4에 도시된 발진 신호 분주부(306) 및 기준 신호 분주부(308)는 제1데이터(n) 및 제2데이터(r)에 상응하여, 발진 신호(396) 및 제1입력 단자 IN1을 통해 입력된 기준 신호(382)를 제1소정율 및 제2소정율로 각각 분주하고, 분주된 각각의 신호들을 주파수/위상 검출부(320)로 출력한다. 주파수/위상 검출부(320)는 분주된 발진 신호(398)와 분주된 기준 신호(384)를 입력하여 주파수/위상을 비교하고, 비교된 결과를 업/다운 신호(UP/DOWN)로 출력하며, 제어 신호(FASTLOCK)에 응답하여 초기화된다. 전하 펌프(330)는 업/다운 신호(UP/DOWN)에 응답하여 공급 또는 싱크된 전하에 상응하는 신호를 저역 통과 필터(302)로 출력하고, 제어 신호(FASTLOCK)에 응답하여 하이 임피던스 상태를 유지한다. 디지털/아날로그 변환부(350)는 디지털 형태의 초기 제어 전압인 제3데이터(d)를 입력하여 아날로그 형태의 초기 제어 전압으로 변환하고, 변환된 아날로그 형태의 초기 제어 전압은 버퍼(340)에 의해 버퍼링된 후 제어 신호(FASTLOCK)에 응답하여 스위칭되는 스위치(360)에 의해 저역 통과 필터(302)로 출력된다. 저역 통과 필터(302)는 전하 펌프(330)로부터 출력된 신호 또는 초기 제어 전압 발생부(380)로부터 출력된 초기 제어 전압의 저역 성분을 필터링하고, 필터링된 신호를 제어 전압으로서 전압 제어 발진부(304)로 출력한다. 전압 제어 발진부(304)는 제어 전압에 상응하는 주파수로 발진하는 발진 신호(396)를 발진 신호 분주부(306)로 출력한다. 제어부(310)는 제2입력 단자 IN2를 통해 제1데이터(n), 제2데이터(r) 및 제3데이터(d)를 입력하여 발진 신호 분주부(306), 기준 신호 분주부(308) 및 초기 제어 전압 발생부(380)로 각각 출력하고, 제어 신호(FASTLOCK)를 발생한다.The oscillation signal divider 306 and the reference signal divider 308 shown in FIG. 4 correspond to the oscillation signal 396 and the first input terminal IN1 corresponding to the first data n and the second data r. The reference signal 382 inputted through the first and second predetermined ratios are respectively divided, and the divided signals are output to the frequency / phase detection unit 320. The frequency / phase detector 320 inputs the divided oscillation signal 398 and the divided reference signal 384 to compare frequency / phase, and outputs the compared result as an up / down signal (UP / DOWN). It is initialized in response to the control signal FASTLOCK. The charge pump 330 outputs a signal corresponding to the supplied or sinked charge to the low pass filter 302 in response to the up / down signal UP / DOWN, and generates a high impedance state in response to the control signal FASTLOCK. Keep it. The digital / analog converter 350 inputs the third data d, which is the initial control voltage in the digital form, to convert the initial control voltage in the analog form, and the converted initial control voltage in the analog form is buffered by the buffer 340. It is output to the low pass filter 302 by a switch 360 that is buffered and then switched in response to a control signal FASTLOCK. The low pass filter 302 filters the low pass component of the signal output from the charge pump 330 or the initial control voltage output from the initial control voltage generator 380, and uses the filtered signal as a control voltage to control the voltage oscillator 304. ) The voltage controlled oscillator 304 outputs an oscillation signal 396 that oscillates at a frequency corresponding to the control voltage to the oscillation signal divider 306. The controller 310 inputs the first data n, the second data r, and the third data d through the second input terminal IN2 to generate the oscillation signal divider 306 and the reference signal divider 308. And an output to the initial control voltage generator 380, respectively, to generate a control signal FASTLOCK.

본 발명에 따른 실시예에서는 도 4에 도시된 제어부(310)를 19비트 레지스터로, 기준 신호 분주부(308)는 14비트 카운터로, 발진 신호 분주부(306)는 18비트 카운터로 각각 구현할 수 있다.In the exemplary embodiment of the present invention, the control unit 310 shown in FIG. 4 may be implemented as a 19-bit register, the reference signal divider 308 may be a 14-bit counter, and the oscillation signal divider 306 may be an 18-bit counter. have.

도 5a 및 도 5b는 19비트 레지스터로 구현되는 도 4에 도시된 제어부(310)의 제2입력 단자 IN2를 통해 입력되는 19비트로 구성된 데이터들이다.5A and 5B illustrate data composed of 19 bits input through the second input terminal IN2 of the controller 310 illustrated in FIG. 4 implemented as a 19 bit register.

도 5a에 도시된 19비트 데이터는 최하위 비트를 1로하고, 14비트의 제2데이터(r)(40) 및 4비트의 제3데이터(d)(42)로 구성되며, 도 5b에 도시된 19비트 데이터는 최하위 비트를 0으로 하고, 18비트의 제1데이터(n)(44)로 구성된다. 도 4에 도시된 제어부(310)는 제2입력 단자 IN2를 통해 최하위 비트를 1로하는 19비트 데이터를 먼저 입력하여, 전압 제어 발생부(304)가 4비트의 제3데이터(d)(42)에 상응하는 초기 제어 전압에 의해 기준 신호(382)의 주파수에 근접한 주파수로 자주 발진하면 최하위 비트를 0으로하는 19비트 데이터를 입력한다. 이때, 전압 제어 발진부(304)의 동작 전압이 0.5V∼3V 사이이면 4비트의 제3데이터(d)(42)에 의해 16단계의 제어 전압이 발생할 수 있고, 각 단계 간의 전압차는 0.14V이다. 따라서, 4비트의 제3데이터(d)(42)에 상응하는 초기 제어 전압에 의한 전압 제어 발진부(304)의 자주 발진 신호와 기준 신호(382) 사이의 주파수 차( Δω )에 의해 발생하는 초기 오차 전압은 0.14V 이내가 된다.The 19-bit data shown in FIG. 5A has the least significant bit of 1, and is composed of 14 bits of second data (r) 40 and 4 bits of third data (d) 42, as shown in FIG. 5B. The 19-bit data is composed of 18 bits of first data (n) 44 with the least significant bit set to zero. The control unit 310 shown in FIG. 4 first inputs 19-bit data that sets the least significant bit to 1 through the second input terminal IN2, so that the voltage control generator 304 has four bits of third data d (42). If oscillation is frequently performed at a frequency close to the frequency of the reference signal 382 by the initial control voltage corresponding to Rx), 19-bit data is inputted with the least significant bit zero. At this time, when the operating voltage of the voltage controlled oscillator 304 is between 0.5V and 3V, 16 levels of control voltages may be generated by the third data d 42 of 4 bits, and the voltage difference between the steps is 0.14V. . Therefore, the frequency difference between the frequent oscillation signal of the voltage controlled oscillator 304 and the reference signal 382 by the initial control voltage corresponding to the third data (d) 42 of 4 bits ( Δω The initial error voltage generated by) is within 0.14V.

도 6(a) 내지 도 6(d)는 도 4에 도시된 전압 제어 발진부(304)가 초기 제어 전압에 의해 자주 발진한 후 위상 동기 루프가 기준 신호로 로킹되는 과정을 나타내는 파형도로서, 도 6(a)는 분주된 기준 신호(384)를, 도 6(b)는 분주된 발진 신호(398)를 각각 도시하였고, 도 6(c) 및 도 6(d)는 주파수/위상 검출부(320)의 출력 파형를 도시하였다.6 (a) to 6 (d) are waveform diagrams illustrating a process in which the phase locked loop is locked to a reference signal after the voltage controlled oscillator 304 shown in FIG. 4 oscillates frequently by an initial control voltage. 6 (a) shows the divided reference signal 384 and FIG. 6 (b) shows the divided oscillation signal 398, respectively, and FIGS. 6 (c) and 6 (d) show the frequency / phase detection unit 320. Output waveforms are shown.

도 6(a) 내지 도 6(d)를 참조하면, 도 4에 도시된 전압 제어 발진부(304)가 기준 신호(382)의 주파수에 근접한 주파수로 자주 발진하면, 제어부(310)는 발진 신호 분주부(306)와 기준 신호 분주부(308)를 동시에 초기화시키고, 초기화된 시점(520)부터 발진 신호 분주부(306) 및 기준 신호 분주부(308)가 발진 신호(396) 및 기준 신호(382)를 각각 제1소정율 및 제2소정율로 분주를 시작하며, 분주된 발진 신호(398)의 위상이 분주된 기준 신호(384)보다 빠르면 주파수/위상 검출부(320)는 도 6(c)에 도시된 바와같이 업 신호(UP)를 발생하고, 분주된 발진 신호(398)의 위상이 분주된 기준 신호(384)보다 느리면 주파수/위상 검출부(320)는 도 6(d)에 도시된 바와같이 다운 신호(DOWN)를 발생한다. 분주된 발진 신호(398)의 위상과 분주된 기준 신호(384)의 위상이 일치하면 주파수/위상 검출부(320)는 업 신호(UP)와 다운 신호(DOWN)를 동시에 발생한다(510).6 (a) to 6 (d), when the voltage controlled oscillator 304 shown in FIG. 4 oscillates frequently at a frequency close to the frequency of the reference signal 382, the controller 310 divides the oscillation signal. The main unit 306 and the reference signal divider 308 are initialized at the same time, and the oscillation signal divider 306 and the reference signal divider 308 are the oscillation signal 396 and the reference signal 382 from the initializing time 520. ) Is started at the first and second predetermined rates, respectively, and if the phase of the divided oscillation signal 398 is earlier than the divided reference signal 384, the frequency / phase detection unit 320 may be As shown in FIG. 6, when the up signal UP is generated and the phase of the divided oscillation signal 398 is slower than the divided reference signal 384, the frequency / phase detection unit 320 is shown in FIG. Likewise, a down signal DOWN is generated. When the phase of the divided oscillation signal 398 and the phase of the divided reference signal 384 coincide with each other, the frequency / phase detector 320 simultaneously generates an up signal UP and a down signal DOWN (510).

다음에 나타낸 표 1은 본 발명에 대한 시뮬레이션 결과로, 전압 제어 발진부(304)의 자주 발진 주파수에 따라 위상 동기 루프가 로킹되는데 걸리는 시간을 나타내었다. 이때, 기준 신호(382)의 주파수는 25㎑이다.Table 1 shows the simulation results for the present invention, and shows the time taken for the phase locked loop to lock according to the frequency of oscillation of the voltage controlled oscillator 304. At this time, the frequency of the reference signal 382 is 25 kHz.

자주 발진주파수[㎑]Frequent oscillation frequency [주파수] 로킹에 걸리는 시간 [㎲]Time taken to lock [㎲] 24.924.9 108108 24.824.8 347.8347.8 24.524.5 369.8369.8 24.024.0 734.1734.1 23.523.5 853.2853.2 23.023.0 1.417[㎳]1.417 [㎳]

표 1을 참조하면 도 4에 도시된 전압 제어 발진부(304)가 기준 신호(382)의 주파수 25㎑에 가까운 주파수로 자주 발진할수록, 즉, 도 6에 도시된 파형도에서 기준 신호(382) 및 자주 발진 신호의 주파수 차이( Δω )(508)가 작을수록 위상 동기 루프가 로킹되는데 걸리는 시간이 짧아진다는 것을 알 수 있다.Referring to Table 1, as the voltage controlled oscillator 304 shown in FIG. 4 frequently oscillates at a frequency close to the frequency 25 Hz of the reference signal 382, that is, the reference signal 382 and the waveform shown in FIG. Frequency difference of frequent oscillation signal Δω It can be seen that the smaller) 508, the shorter the time it takes for the phase locked loop to lock.

이하, 본 발명에 따른 고속 위상 동기 루프의 로킹 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, a locking method of a fast phase locked loop according to the present invention will be described with reference to the accompanying drawings.

도 7은 본 발명에 따른 고속 위상 동기 루프의 로킹 방법을 설명하기 위한 플로우 차트로서, 기준 신호(382)의 주파수에 근접한 주파수로 위상 동기 루프를 자주 발진시키는 단계(제700~702단계) 및 기준 신호(382)로 위상 동기 루프를 로킹하는 단계(제704~720단계)로 이루어진다.7 is a flowchart illustrating a method of locking a fast phase locked loop according to the present invention, in which the phase locked loop is frequently oscillated at a frequency close to the frequency of the reference signal 382 (steps 700 to 702) and the reference. Locking the phase locked loop with a signal 382 (steps 704 to 720).

도 4에 도시된 초기 제어 전압 발생부(380)는 외부로부터 입력되는 제3데이터에 상응하는 초기 제어 전압을 발생한다(제700단계). 제700단계 후에, 초기 제어 전압에 상응하여 전압 제어 발진부(304)를 기준 신호(382)의 주파수와 근접한 주파수로 자주 발진시킨다(제702단계). 제702단계 후에, 발진 신호 분주부(306) 및 기준 신호 분주부(308)는 제702단계에서 발생된 발진 신호(396) 및 기준 신호(382)를 제1 및 제2소정율로 각각 분주한다(제704단계). 제704단계 후에, 분주된 발진 신호(398)와 분주된 기준 신호(384)의 주파수/위상차를 검출한다(제706단계). 제706단계 후에, 분주된 발진 신호(398)와 분주된 기준 신호(384) 사이에 주파수/위상차가 존재하는가를 판단한다(제708단계). 제708단계 후에, 제708단계에서 주파수/위상차가 존재하면, 주파수/위상차에 상응하여 전압 제어 발진부(304)를 발진시킨다(제710단계). 제710단계 후에, 발진 신호 분주부(306)가 제710단계에서 발생된 발진 신호를 제1소정율로 분주한다(제720단계).The initial control voltage generator 380 illustrated in FIG. 4 generates an initial control voltage corresponding to the third data input from the outside (operation 700). After operation 700, the voltage controlled oscillator 304 frequently oscillates at a frequency close to the frequency of the reference signal 382 in response to the initial control voltage (operation 702). After the operation 702, the oscillation signal divider 306 and the reference signal divider 308 divide the oscillation signal 396 and the reference signal 382 generated in the operation 702 at first and second predetermined rates, respectively. (Step 704). After step 704, the frequency / phase difference between the divided oscillation signal 398 and the divided reference signal 384 is detected (step 706). After operation 706, it is determined whether a frequency / phase difference exists between the divided oscillation signal 398 and the divided reference signal 384 (operation 708). After the operation 708, if there is a frequency / phase difference in operation 708, the voltage controlled oscillator 304 is oscillated according to the frequency / phase difference (operation 710). After operation 710, the oscillation signal divider 306 divides the oscillation signal generated in operation 710 at a first predetermined rate (operation 720).

상술한 바와 같이, 본 발명에 의한 고속 위상 동기 루프 및 그의 로킹 방법은 기준 신호의 주파수에 근접한 주파수로 전압 제어 발진기가 자주 발진하도록 초기 제어 전압을 미리 설정하므로, 위상 동기 루프의 로킹을 더욱 빨리할 수 있는 효과가 있다.As described above, the fast phase locked loop and the locking method thereof according to the present invention preset the initial control voltage so that the voltage controlled oscillator frequently oscillates at a frequency close to the frequency of the reference signal, so that the locking of the phase locked loop can be made faster. It can be effective.

Claims (3)

입력된 제어 전압에 상응하는 주파수로 발진하는 발진 신호를 출력하는 전압 제어 발진 수단;Voltage controlled oscillation means for outputting an oscillation signal oscillating at a frequency corresponding to the input control voltage; 상기 발진 신호를 제1소정율로 분주하고, 분주된 발진 신호를 출력하는 발진 신호 분주 수단;Oscillation signal division means for dividing the oscillation signal at a first predetermined rate and outputting the divided oscillation signal; 기준 신호를 제2소정율로 분주하고, 분주된 기준 신호를 출력하는 기준 신호 분주 수단;Reference signal distributing means for dividing the reference signal at a second predetermined rate and outputting the divided reference signal; 상기 분주된 기준 신호와 상기 분주된 발진 신호의 주파수/위상을 비교하고, 비교된 결과를 업/다운 신호로 출력하는 주파수/위상 검출 수단;Frequency / phase detection means for comparing the frequency / phase of the divided reference signal and the divided oscillation signal and outputting the compared result as an up / down signal; 상기 업/다운 신호에 응답하여 소정 전하를 공급 또는 싱크하는 전하 펌프;A charge pump supplying or sinking a predetermined charge in response to the up / down signal; 제어 신호에 응답하여 초기 제어 전압을 출력하는 초기 제어 전압 발생 수단;Initial control voltage generating means for outputting an initial control voltage in response to the control signal; 상기 전하 펌프로부터 출력된 신호 또는 상기 초기 제어 전압의 저역 성분을 필터링하고, 필터링된 신호를 상기 제어 전압으로서 출력하는 저역 통과 필터; 및A low pass filter for filtering the signal output from the charge pump or the low pass component of the initial control voltage and outputting the filtered signal as the control voltage; And 외부로부터 입력되는 데이터에 응답하여 디지털 형태의 초기 제어 전압 및 상기 제어 신호를 발생하는 제어 수단을 구비하는 것을 특징으로하는 고속 위상 동기 루프.And a control means for generating an initial control voltage in digital form and the control signal in response to data input from the outside. 제1항에 있어서, 상기 초기 제어 전압 발생 수단은The method of claim 1, wherein the initial control voltage generating means 상기 디지털 형태의 초기 제어 전압을 아날로그 형태로 상기 초기 제어 전압으로 변환하는 디지털/아날로그 변환 수단;Digital / analog conversion means for converting the initial control voltage in digital form into the initial control voltage in analog form; 상기 초기 제어 전압을 버퍼링하는 버퍼; 및A buffer for buffering the initial control voltage; And 상기 제어 신호에 응답하여 스위칭되며, 상기 버퍼의 출력을 상기 저역 통과 필터로 출력하는 스위칭 수단을 구비하는 것을 특징으로하는 고속 위상 동기 루프.And switching means for switching in response to the control signal and for outputting the output of the buffer to the low pass filter. 고속 위상 동기 루프에서 수행되는 로킹 방법에 있어서,A locking method performed in a fast phase locked loop, (a)외부 데이터에 상응하여 초기 제어 전압을 발생하는 단계;(a) generating an initial control voltage in response to external data; (b)상기 초기 제어 전압에 상응하여 기준 신호의 주파수와 근접하도록 위상 동기 루프를 자주 발진 시키는 단계;(b) frequently oscillating a phase locked loop to approximate a frequency of a reference signal corresponding to the initial control voltage; (c)상기 (b)단계에서 발생된 발진 신호 및 상기 기준 신호를 각각 제1 및 제2소정율로 분주하는 단계;(c) dividing the oscillation signal and the reference signal generated in step (b) at first and second predetermined rates, respectively; (d)분주된 상기 발진 신호와 분주된 상기 기준 신호의 주파수/위상차를 검출하는 단계;(d) detecting a frequency / phase difference between the divided oscillation signal and the divided reference signal; (e)상기 (d)단계에서 상기 주파수/위상차가 존재하는가를 판단하는 단계;(e) determining whether the frequency / phase difference exists in step (d); (f)상기 (e)단계에서 상기 주파수/위상차가 존재하면, 상기 주파수/위상차에 상응하여 위상 동기 루프를 발진시키는 단계; 및(f) oscillating a phase locked loop corresponding to the frequency / phase difference if the frequency / phase difference exists in the step (e); And (g)상기 (f)단계에서 발생된 발진 신호를 상기 제2소정율로 분주하고 상기 (d)단계로 진행하는 단계로 이루어지는 것을 특징으로하는 고속 위상 동기 루프의 로킹 방법.(g) dividing the oscillation signal generated in step (f) at the second predetermined rate and proceeding to step (d).
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100358118B1 (en) * 2000-06-08 2002-10-25 한국전자통신연구원 Phase locked loop having high-speed locking
KR100800143B1 (en) * 2006-04-11 2008-02-01 주식회사 하이닉스반도체 Phase locked loop and phase locked method
KR100827655B1 (en) * 2006-07-10 2008-05-07 삼성전자주식회사 Phase locked loop and method, and memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03295317A (en) * 1990-04-13 1991-12-26 Toshiba Corp Frequency synthesizer
US5334951A (en) * 1993-02-18 1994-08-02 Northern Telecom Limited Phase lock loops and methods for their operation
KR960016153A (en) * 1993-07-12 1996-05-22 세끼모또 다다히로 Phase Synchronous Loop Frequency Synthesizer and Fast Frequency Locking Method Using the Same
US5552727A (en) * 1993-10-06 1996-09-03 Mitsubishi Denki Kabushiki Kaisha Digital phase locked loop circuit
JPH09154274A (en) * 1995-09-14 1997-06-10 Samsung Electron Co Ltd Charge pump circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03295317A (en) * 1990-04-13 1991-12-26 Toshiba Corp Frequency synthesizer
US5334951A (en) * 1993-02-18 1994-08-02 Northern Telecom Limited Phase lock loops and methods for their operation
KR960016153A (en) * 1993-07-12 1996-05-22 세끼모또 다다히로 Phase Synchronous Loop Frequency Synthesizer and Fast Frequency Locking Method Using the Same
US5552727A (en) * 1993-10-06 1996-09-03 Mitsubishi Denki Kabushiki Kaisha Digital phase locked loop circuit
JPH09154274A (en) * 1995-09-14 1997-06-10 Samsung Electron Co Ltd Charge pump circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100358118B1 (en) * 2000-06-08 2002-10-25 한국전자통신연구원 Phase locked loop having high-speed locking
KR100800143B1 (en) * 2006-04-11 2008-02-01 주식회사 하이닉스반도체 Phase locked loop and phase locked method
KR100827655B1 (en) * 2006-07-10 2008-05-07 삼성전자주식회사 Phase locked loop and method, and memory device

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