JP3097080B2 - Phase locked loop circuit - Google Patents
Phase locked loop circuitInfo
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Description
【発明の詳細な説明】 本発明位相同期ループ回路の詳細を以下の項目に従っ
て説明する。DETAILED DESCRIPTION OF THE INVENTION The details of the phase locked loop circuit of the present invention will be described according to the following items.
A.産業上の利用分野 B.発明の概要 C.従来技術［第３図、第４図］ D.発明が解決しようとする課題［第５図、第６図］ E.課題を解決するための手段 F.実施例［第１図、第２図］ a.回路構成［第１図］ b.動作［第２図］ c.作用 G.発明の効果 （A.産業上の利用分野） 本発明は新規な位相同期ループ回路に関する。詳しく
は、ロック時においてローパスフィルタから電圧制御発
振回路に送出される補正信号の極性が該電圧制御発振回
路の発振周波数の高低に応じて同一極性となるよう制御
を行ない、ロックレンジの拡大を図ることができるよう
にした新規な位相同期ループ回路を提供しようとするも
のであり、広範囲なロックレンジを要求される場合の位
相同期ループ回路に有効であり、例えば、マルチスキャ
ン対応のシステムにおけるA/D（又はD/A）変換用のクロ
ックジェネレータ、あるいは、画像信号に文字信号等を
スーパーインポーズ（画像合成）する際のキャラクター
ジェネレータ用のクロック発生回路や、P in P（２画面
テレビ）システム等における小画面作成時のメモリのリ
ード信号用クロック発生回路の他、ディジタルスキャン
コンバータ、サンプリングレートを異にする場合のオー
ディオディジタル回路等に広く適用することができる。A. Industrial application fields B. Summary of the invention C. Prior art [FIGS. 3 and 4] D. Problems to be solved by the invention [FIGS. 5 and 6] E. To solve the problems Means F. Embodiments [FIGS. 1 and 2] a. Circuit configuration [FIG. 1] b. Operation [FIG. 2] c. Function G. Effect of the invention (A. Field of Industrial Application) The invention relates to a novel phase locked loop circuit. More specifically, control is performed such that the polarity of the correction signal sent from the low-pass filter to the voltage-controlled oscillation circuit at the time of locking is the same in accordance with the level of the oscillation frequency of the voltage-controlled oscillation circuit, thereby expanding the lock range. It is intended to provide a novel phase-locked loop circuit capable of performing the above-described method, and is effective for a phase-locked loop circuit when a wide lock range is required. A clock generator for D (or D / A) conversion, or a clock generator for a character generator when superimposing a character signal or the like on an image signal (image synthesis), or a Pin-P (two-screen TV) system In addition to the clock generation circuit for memory read signals when creating small screens, digital scan converters and It can be widely applied to an audio digital circuit or the like in the case having different purine Great.
（B.発明の概要） 本発明位相同期ループ回路は、位相比較回路と、その
後段に配置されたローパスフィルタと、該ローパスフィ
ルタの出力電圧に応じた発振周波数の信号を出力する電
圧制御発振回路とを備え、該電圧制御発振回路の出力信
号の周波数及び位相が入力信号の周波数及び位相に一致
するように位相差を検出してフィードバック制御を行な
う位相同期ループ回路において、ローパスフィルタから
電圧制御発振回路に送出される制御電圧を検出して、電
圧制御発振回路の発振周波数の高低を判断する周波数判
別手段と、該周波数判別手段からの信号を受けて、電圧
制御発振回路への制御電圧が高い場合にはローパスフィ
ルタを構成するコンデンサを定電流源からの電流により
充電させ、電圧制御発振回路への制御電圧が低い場合に
は当該コンデンサの電荷を放電させるように、コンデン
サの電荷流入経路又は流出経路を形成するための切換手
段とを設け、ロック状態において、電圧制御発振回路の
発振周波数が高い場合には位相比較回路の出力する補正
信号の極性を常に発振周波数を低下させる方向に制御
し、また、発振周波数が低い場合には補正信号の極性を
常に発振周波数を高める方向に制御することによって、
ロックレンジを電圧制御発振回路の発振可能な周波数レ
ンジ近辺迄拡大することができるようにしたものであ
る。(B. Summary of the Invention) A phase locked loop circuit according to the present invention includes a phase comparison circuit, a low-pass filter disposed at a subsequent stage, and a voltage-controlled oscillation circuit that outputs a signal having an oscillation frequency corresponding to an output voltage of the low-pass filter. A phase-locked loop circuit that detects a phase difference and performs feedback control so that the frequency and phase of the output signal of the voltage-controlled oscillation circuit match the frequency and phase of the input signal. Frequency determining means for detecting a control voltage sent to the circuit to determine the level of the oscillation frequency of the voltage-controlled oscillation circuit; and receiving a signal from the frequency determination means to increase the control voltage to the voltage-controlled oscillation circuit. In this case, the capacitor that constitutes the low-pass filter is charged by the current from the constant current source, and if the control voltage to the voltage-controlled oscillation circuit is low, Switching means for forming a charge inflow path or an outflow path of the capacitor so as to discharge the charge of the capacitor, and when the oscillation frequency of the voltage controlled oscillation circuit is high in the locked state, the output of the phase comparison circuit is provided. By controlling the polarity of the correction signal to always decrease the oscillation frequency, and by controlling the polarity of the correction signal to always increase the oscillation frequency when the oscillation frequency is low,
The lock range can be extended to the vicinity of the oscillating frequency range of the voltage controlled oscillation circuit.
（C.従来技術）［第３図、第４図］ 第３図は位相同期ループ回路ａ（以下、単に「PLL回
路」と呼ぶ。）の基本構成を示すものであり、入力端子
ｂを介して送られてくる入力信号は位相比較回路ｃにお
いて分周回路ｄからの信号と位相比較され、その比較結
果がローパスフィルタｅを介して電圧制御発振回路ｆに
送出される。そして、該電圧制御発振回路ｆはローパス
フィルタｅからの補正電圧に応じた発振周波数の信号を
出力端子ｇに送出すると共に、この信号が分周回路ｄを
介して位相比較回路ｃに戻されてフィードバックループ
が形成されるようになっている。(C. Prior Art) [FIGS. 3 and 4] FIG. 3 shows a basic configuration of a phase-locked loop circuit a (hereinafter, simply referred to as a "PLL circuit"). The received input signal is compared in phase with the signal from the frequency dividing circuit d in the phase comparing circuit c, and the comparison result is sent to the voltage controlled oscillation circuit f via the low pass filter e. The voltage controlled oscillation circuit f sends a signal having an oscillation frequency corresponding to the correction voltage from the low-pass filter e to the output terminal g, and this signal is returned to the phase comparison circuit c via the frequency dividing circuit d. A feedback loop is formed.
しかして、ロック状態における発振周波数が高いとき
のPLL回路ａの動作は第４図に示すようになされる。
尚、図中Ａは入力信号、Ｂは分周回路ｄの出力信号、Ｃ
は位相比較回路ｃの出力する補正信号を示しており、図
中における破線はオープン状態を表している。また、Ｄ
はローパスフィルタｅの出力電圧、Ｅは出力端子ｇから
出力されるクロック信号を各々示している。図からわか
るように上記PLL回路ａのロック状態において、入力信
号Ａと分周出力Ｂとの位相関係は位相比較毎に遅れと進
みとを交互にくり返しており、これに応じて極性の変化
する補正信号Ｃがローパスフィルタｅを介して電圧制御
発振回路ｆに送られることになる。The operation of the PLL circuit a when the oscillation frequency is high in the locked state is as shown in FIG.
In the drawing, A is an input signal, B is an output signal of the frequency divider d, C
Indicates a correction signal output from the phase comparison circuit c, and a broken line in the drawing indicates an open state. Also, D
Denotes an output voltage of the low-pass filter e, and E denotes a clock signal output from the output terminal g. As can be seen, in the locked state of the PLL circuit a, the phase relationship between the input signal A and the divided output B alternates between lag and advance for each phase comparison, and the polarity changes accordingly. The correction signal C is sent to the voltage controlled oscillation circuit f via the low pass filter e.
（D.発明が解決しようとする課題）［第５図、第６図］ ところで、電圧制御発振回路ｆの特性は第５図のグラ
フｈに示すようにその中央部分のみがリニアな特性を有
し、発振可能な周波数の最大値（これをfmax（Hz）とす
る。）又は最小値（これをfmin（Hz）とする。）に近づ
くにつれて非線形となり、飽和するような特性とされ
る。尚、第５図は横軸に制御電圧（これをVc（Ｖ）とす
る。）をとり、縦軸に発振周波数（これをfoc（Hz）と
する。）をとったときのVc−foc特性を示している。(D. Problems to be Solved by the Invention) [FIGS. 5 and 6] By the way, as shown in a graph h of FIG. However, as the frequency approaches the maximum value of the oscillatable frequency (this is assumed to be f max (Hz)) or the minimum value (this is assumed to be f min (Hz)), the frequency becomes nonlinear and becomes saturated. . Incidentally, FIG. 5 is the control voltage on the horizontal axis (referred to as V c (V).) Take the vertical axis oscillation frequency (hereinafter referred to as f oc (Hz).) V c when taken -Foc characteristic is shown.
よって、PLL回路ａのロック状態における安定性を規
定する閉ループ伝達関数は、グラフｈの直線領域ｉと、
fmax又はfminに近い周辺領域ｊ、ｊ′（第５図において
斜線で示す。）とでは異なるため、この領域ｊ、ｊ′で
は系の安定性が低下する。Therefore, the closed-loop transfer function that defines the stability of the PLL circuit a in the locked state is represented by the linear region i of the graph h,
Since it is different from the peripheral regions j and j 'close to fmax or fmin (indicated by oblique lines in FIG. 5), the stability of the system is reduced in these regions j and j'.
また、ロック状態に至る迄の過渡応答特性は発振周波
数focの時間経過を示す第６図からわかるように、入力
信号の周波数frefに達する迄の過程がグラフ曲線ｋのよ
うに過制動の場合に比してグラフ曲線ｌのように不足制
動の場合の方がロック状態での安定度は高いことが知ら
れており、従来のPLL回路ａでは後者のような過渡応答
特性がとられる場合が多い。Moreover, the transient response characteristics of up to the locked state, as can be seen from Figure 6 showing the time course of the oscillation frequency f oc, the process until reaching the frequency f ref of the input signal is over-braking as graph curve k It is known that the stability in the locked state is higher in the case of insufficient braking as shown by the graph curve l than in the case where the conventional PLL circuit a has the latter transient response characteristic. There are many.
以上の２つの事項からわかるように、第６図のグラフ
曲線ｌに示すような過渡応答特性を有する回路にあって
は、ロック時の周波数がfmaxやfminに近い場合、ロック
状態での安定度が低く、最悪の場合にはロックインが不
可能となる事態も生じ得るので、電圧制御発振回路ｆは
そのVc−foc特性における直線領域ｉ内で制御するよう
に用いられ、その結果、PLL回路ａのロックレンジは電
圧制御発振回路ｆが本来的に発振し得る周波数レンジよ
りもかなり狭くなってしまうという問題がある。As can be understood from the above two items, in the circuit having the transient response characteristic as shown by the graph curve l in FIG. 6, when the frequency at the time of locking is close to f max or f min , stability is low, because in the worst case may occur a situation that becomes impossible lock-in, the voltage controlled oscillation circuit f is used to control in a linear region i in the V c -f oc characteristics, its As a result, there is a problem that the lock range of the PLL circuit a is considerably narrower than the frequency range in which the voltage controlled oscillation circuit f can originally oscillate.
（E.課題を解決するための手段） そこで、上記した課題を解決するために本発明位相同
期ループ回路は、ローパスフィルタから電圧制御発振回
路に送出される制御電圧を検出して、電圧制御発振回路
の発振周波数の高低を判断する周波数判別手段と、該周
波数判別手段からの信号を受けて、電圧制御発振回路へ
の制御電圧が高い場合にはローパスフィルタを構成する
コンデンサを定電流源からの電流により充電させ、電圧
制御発振回路への制御電圧が低い場合には当該コンデン
サの電荷を放電させるように、コンデンサの電荷流入経
路又は流出経路を形成するための切換手段とを設け、ロ
ック状態において、電圧制御発振回路の発振周波数が高
い場合には位相比較回路の出力する補正信号の極性を常
に発振周波数を低下させる方向に制御し、また、発振周
波数が低い場合には補正信号の極性を常に発振周波数を
高める方向に制御するようにしたものである。(E. Means for Solving the Problems) In order to solve the above problems, the phase locked loop circuit of the present invention detects the control voltage sent from the low-pass filter to the voltage controlled oscillation circuit, Frequency discriminating means for judging the level of the oscillation frequency of the circuit, and receiving a signal from the frequency discriminating means, when a control voltage to the voltage controlled oscillator circuit is high, a capacitor constituting a low-pass filter is changed from a constant current source. Switching means for forming a charge inflow path or an outflow path of a capacitor so that the capacitor is discharged when the control voltage to the voltage-controlled oscillation circuit is low when the control voltage to the voltage-controlled oscillation circuit is low. When the oscillation frequency of the voltage-controlled oscillation circuit is high, the polarity of the correction signal output from the phase comparison circuit is always controlled to decrease the oscillation frequency, And it is intended when the oscillation frequency is low, which is adapted to control the polarity of the correction signal at all times in a direction to increase the oscillation frequency.
従って、本発明によれば、発振周波数がfmax又はfmin
に近いときには位相比較回路に入力されるフィードバッ
ク信号が、入力信号に対して常に進み位相又は遅れ位相
となるように制御することによって、PLL回路のロック
レンジを電圧制御発振回路の発振可能な周波数レンジ近
く迄拡大することができる。Therefore, according to the present invention, the oscillation frequency is f max or f min
When it is close to, the feedback signal input to the phase comparison circuit is controlled so that it always leads or lags the input signal, so that the lock range of the PLL circuit becomes the frequency range in which the voltage-controlled oscillation circuit can oscillate. Can be expanded to near.
（F.実施例）［第１図、第２図］ 以下に、本発明位相同期ループ回路の詳細を図示した
実施例に従って説明する。尚、実施例は本発明位相同期
ループ回路を映像信号のサンプリング用クロックを発生
するクロックジェネレーターに適用した例を示すもので
ある。(F. Embodiment) [FIGS. 1 and 2] Hereinafter, details of the phase locked loop circuit of the present invention will be described with reference to an illustrated embodiment. The embodiment shows an example in which the phase locked loop circuit of the present invention is applied to a clock generator that generates a clock for sampling a video signal.
（a.回路構成）［第１図］ 図中１はPLL回路である。(A. Circuit Configuration) [FIG. 1] In the figure, reference numeral 1 denotes a PLL circuit.
２は信号入力端子であり、図示しない同期分離回路か
らの水平同期信号が入力されるようになっている。Reference numeral 2 denotes a signal input terminal to which a horizontal synchronization signal from a synchronization separation circuit (not shown) is input.
３は位相比較回路であり、その一方の入力端子が上記
信号入力端子２に接続され、他方の入力端子が後述する
分周回路の出力端子に接続されており、二つの入力信号
の位相差及び周波数差に対応した電圧を出力する機能を
有している。Reference numeral 3 denotes a phase comparison circuit, one input terminal of which is connected to the signal input terminal 2 and the other input terminal of which is connected to an output terminal of a frequency divider circuit to be described later. It has a function of outputting a voltage corresponding to the frequency difference.
４は上記位相比較回路３の後段に配置されたローパス
フィルタであり、位相比較回路３で生じる高周波成分を
除去したり、PLL回路１の同期特性、応答特性を決定す
るために設けられている。ローパスフィルタ４として
は、例えば、ラグ・リード・フィルタが用いられ、抵抗
５の一端が位相比較回路３の出力端子に接続され、他端
が増幅器６を介して後述する電圧制御発振回路の入力端
子に接続されており、また抵抗７の一端が抵抗５と増幅
器６との間に接続され、他端がコンデンサ８を介して接
地されている。Reference numeral 4 denotes a low-pass filter disposed downstream of the phase comparison circuit 3 for removing high-frequency components generated in the phase comparison circuit 3 and determining the synchronization characteristics and response characteristics of the PLL circuit 1. As the low-pass filter 4, for example, a lag-lead filter is used. One end of the resistor 5 is connected to the output terminal of the phase comparison circuit 3, and the other end is connected via an amplifier 6 to an input terminal of a voltage-controlled oscillation circuit described later. The resistor 7 has one end connected between the resistor 5 and the amplifier 6, and the other end grounded via a capacitor 8.
９は抵抗であり、その一端が上記抵抗７とコンデンサ
８との間に接続されると共に、他端が切換スイッチ10の
可動側端子10aに接続されている。尚、この切換スイッ
チ10の固定側端子の一方10bは所定電圧の電源端子11に
接続されており、また、他方10cは接地されている。つ
まり、等価回路的には第１図（Ｂ）に示すように、コン
デンサ８と定電流源I1、I2との間の接続状態の切換えに
よって、該コンデンサ８の電荷流出又は電荷流入経路の
いづれかが選択的に形成されることになる。そして、こ
の切換スイッチ10は後述するコンパレータからの信号に
よって切換制御が行なわれるようになっている。Reference numeral 9 denotes a resistor, one end of which is connected between the resistor 7 and the capacitor 8, and the other end of which is connected to the movable terminal 10a of the changeover switch 10. One of the fixed-side terminals 10b of the changeover switch 10 is connected to a power supply terminal 11 having a predetermined voltage, and the other 10c is grounded. In other words, in terms of an equivalent circuit, as shown in FIG. 1B, by switching the connection state between the capacitor 8 and the constant current sources I 1 and I 2 , the charge outflow or charge inflow path of the capacitor 8 is changed. Either one will be selectively formed. The changeover switch 10 is controlled by a signal from a comparator described later.
12は電圧制御発振回路であり、ローパスフィルタ４か
らの制御電圧に応じた周波数のクロック信号を発生して
出力端子13に送出するようになっている。Reference numeral 12 denotes a voltage-controlled oscillation circuit which generates a clock signal having a frequency corresponding to the control voltage from the low-pass filter 4 and sends it to the output terminal 13.
14はコンパレータであり、これを構成する演算増幅器
15は帰還抵抗16によって正帰還がかけられ、ヒステリシ
スを有するようにされている。そして、ローパスフィル
タ４の出力端子とグランドラインとの間に直列に設けら
れた抵抗17とコンデンサ18との間が抵抗19を介して演算
増幅器15の非反転入力端子に接続されており、該演算増
幅器15の反転入力端子には所定の電圧（これをVr（Ｖ）
とする。）が加えられている。尚、この電圧Vr（Ｖ）は
電圧制御発振回路12の発振周波数fminに対応する制御電
圧Vc＝Vmin（Ｖ）と、周波数fmaxに対応する制御電圧Vc
＝Vmax（Ｖ）との平均値 に略等しくされている。そして、演算増幅器15の出力す
る２値信号は前記切換スイッチ10に制御信号として送出
される。即ち、コンパレータ14のＨ信号によって切換ス
イッチ10の接点が第１図（Ａ）に実線で示すように電源
端子11側に切換わり、コンパレータ14のＬ信号によって
切換スイッチ10の接点が同図に破線で示すようにグラン
ド側に切換わるようになっている。Reference numeral 14 denotes a comparator, and an operational amplifier constituting the comparator
15 is subjected to positive feedback by a feedback resistor 16 so as to have hysteresis. A resistor 17 and a capacitor 18 provided in series between the output terminal of the low-pass filter 4 and the ground line are connected to the non-inverting input terminal of the operational amplifier 15 via a resistor 19, A predetermined voltage (this is V r (V)
And ) Has been added. Note that this voltage V r (V) is a control voltage V c = V min (V) corresponding to the oscillation frequency f min of the voltage controlled oscillation circuit 12, and a control voltage V c corresponding to the frequency f max.
= V max average value of the (V) Is approximately equal to The binary signal output from the operational amplifier 15 is sent to the changeover switch 10 as a control signal. That is, the contact of the changeover switch 10 is switched to the power supply terminal 11 side by the H signal of the comparator 14 as shown by a solid line in FIG. 1 (A), and the contact of the changeover switch 10 is broken by the L signal of the comparator 14 in FIG. As shown by, it is switched to the ground side.
20は所定の分周比を有する分周回路であり、その分周
出力が位相比較回路３に送出され、これによってフィー
ドバックループが形成されるように設けられている。Reference numeral 20 denotes a frequency dividing circuit having a predetermined frequency dividing ratio. The frequency dividing output is sent to the phase comparing circuit 3 so as to form a feedback loop.
そして、出力端子13からのクロック信号は図示しない
サンプルホールド回路用のクロックパルスとして利用さ
れ、サンプリングされた画像情報はA/D変換回路を経た
後メモリ内に一旦記憶されてから再び読み出されてD/A
変換によってアナログ信号に戻され、画像信号として所
定の映像表示装置の画面上に映し出されることになる。The clock signal from the output terminal 13 is used as a clock pulse for a sample-and-hold circuit (not shown), and the sampled image information is temporarily stored in a memory after passing through an A / D conversion circuit, and then read out again. D / A
The signal is converted back into an analog signal, and is displayed on a screen of a predetermined video display device as an image signal.
（b.動作）［第２図］ 次に、上記したPLL回路１のロック状態における動作
の一例を第２図に示すタイムチャート図に従って説明す
る。尚、第２図（Ａ）はロック時の発振周波数focがf
maxに近い場合、第２図（Ｂ）はfocがfminに近い場合に
おけるPLL回路１の動作を各々示しており、これらの図
において記号「Ａ」〜「Ｅ」の意味は前述した第４図に
おける「Ａ」〜「Ｅ」の意味と同じであるので、その説
明を省略する。(B. Operation) [FIG. 2] Next, an example of the operation of the above-described PLL circuit 1 in the locked state will be described with reference to a time chart shown in FIG. FIG. 2A shows that the oscillation frequency f oc at the time of locking is f
FIG. 2B shows the operation of the PLL circuit 1 when f oc is close to f min when it is close to max . In these figures, the meanings of the symbols “A” to “E” are the same as those described above. Since the meaning is the same as “A” to “E” in FIG. 4, the description thereof is omitted.
しかして、先ず、ロック時の発振周波数focがfmaxに
近い値の場合には、ローパスフィルタ４から電圧制御発
振回路12に送られる制御電圧Ｄが高く、演算増幅器15に
おける非反転入力端子の電位が基準電圧Vrを超えている
ため、コンパレータ14の出力するＨ信号が切換スイッチ
10に送出され、該切換スイッチ10の接点は、可動側端子
10aと固定側端子10bとの間を接続する状態となる。即
ち、位相比較点における補正信号Ｃの極性は常に発振周
波数を低下させる方向となり、ローパスフィルタ４の出
力する制御電圧Ｄはこの時点では位相差に対応した分だ
け低下するが、位相比較点間においては電源端子11から
コンデンサ８への電荷流入経路が形成され、徐々に上昇
して行き（その度合は、コンデンサ８の静電容量、抵抗
９の抵抗値、電源電圧Vccあるいはその等価電流源12の
電流値によって規定される。）、分周出力Ｂは入力信号
Ａに対して常に進み位相となるように制御が行なわれ
る。つまり、位相比較点での補正信号Ｃが破線で示すレ
ベルを基準にして常に負極性とされる結果、位相差のバ
ラツキが小さくなり安定度（第５図の領域ｊにおける安
定度）が増すことになる。Thus, first, when the oscillation frequency f oc during locking value close to f max, the higher the control voltage D sent from the low-pass filter 4 to the voltage controlled oscillation circuit 12, the non-inverting input terminal of the operational amplifier 15 Since the potential exceeds the reference voltage Vr , the H signal output from the comparator 14
10 and the contact of the changeover switch 10 is
The connection between the terminal 10a and the fixed terminal 10b is established. That is, the polarity of the correction signal C at the phase comparison point is always in the direction of decreasing the oscillation frequency, and the control voltage D output from the low-pass filter 4 at this time decreases by an amount corresponding to the phase difference. A charge inflow path from the power supply terminal 11 to the capacitor 8 is formed and gradually rises (to the extent that the capacitance of the capacitor 8, the resistance value of the resistor 9, the power supply voltage Vcc or its equivalent current source 12). Control is performed such that the frequency-divided output B always has a leading phase with respect to the input signal A. In other words, the correction signal C at the phase comparison point is always made to be negative with reference to the level indicated by the broken line, so that the variation of the phase difference is reduced and the stability (the stability in the area j in FIG. 5) is increased. become.
また、発振周波数focがfminに近い場合には、ローパ
スフィルタ４の出力電圧が低く、演算増幅器15の非反転
入力端子の電圧が基準電圧Vrより低くなっているので、
コンパレータ14の出力するＬ信号によって切換スイッチ
10はその可動側端子10aと固定側端子10cとの間が接続さ
れた状態となっている。即ち、位相比較点での補正信号
Ｃの極性は発振周波数を高める方向となり、この時点で
はローパスフィルタ４の出力する制御電圧Ｄが位相差に
応じた上昇をみせるが、位相比較点間においてはローパ
スフィルタ４のコンデンサ８に蓄えられた電荷が抵抗９
を介して流出する経路が形成され、その間電圧は徐々に
低下することになり（その度合は、コンデンサ８の静電
容量、抵抗９の抵抗値、コンデンサ８の端子電圧あるい
はその等価電流源Ilの電流値によって規定される。）、
分周出力Ｂは入力信号Ａに対して常に遅れ位相となるよ
う制御されることになる。つまり、位相比較点での補正
信号Ｃが破線で示すレベルを基準にして常に正極性とさ
れる結果、位相差のバラツキが小さくなり安定度（第５
図の領域ｊ′における安定度）が増すことになる。Further, when the oscillation frequency f oc is close to f min has a low output voltage of the low pass filter 4, the voltage at the non-inverting input terminal of the operational amplifier 15 is lower than the reference voltage V r,
Selector switch by L signal output from comparator 14
Reference numeral 10 denotes a state where the movable terminal 10a and the fixed terminal 10c are connected. That is, the polarity of the correction signal C at the phase comparison point is in the direction of increasing the oscillation frequency. At this time, the control voltage D output from the low-pass filter 4 increases in accordance with the phase difference, but the low-pass filter between the phase comparison points. The electric charge stored in the capacitor 8 of the filter 4
Is formed, during which the voltage gradually decreases (to the extent that the capacitance of the capacitor 8, the resistance of the resistor 9, the terminal voltage of the capacitor 8 or its equivalent current source Il). Defined by the current value),
The frequency-divided output B is controlled so as to always have a delayed phase with respect to the input signal A. In other words, the correction signal C at the phase comparison point is always made to be positive with reference to the level indicated by the broken line, so that the dispersion of the phase difference is reduced and the stability (5th
(Stability in the region j 'in the figure).
（c.作用） しかして、上記PLL回路１にあっては、ロック状態に
おける電圧制御発振回路12の発振周波数focがfmaxに近
いときにはローパスフィルタ４から電圧制御発振回路12
に送出される補正電圧が発振周波数の高低に応じた同一
極性の電圧となるように、つまり、発振周波数focがf
maxに近いときには周波数を低くする方向に制御がなさ
れ、focがfminに近いときには周波数を高くする方向に
制御がなされるため、fmaxやfminに近い領域でのロック
状態の安定が確保され、ロックレンジの拡大を図ること
ができる。実際、従来回路のロックレンジの約1.5倍の
ロックレンジに拡大することは容易にでき、この時のジ
ッターも非常に少ない。(C. Effect) Thus, in the above PLL circuit 1, the voltage controlled oscillation circuit 12 from the low-pass filter 4 when the oscillating frequency f oc of the voltage controlled oscillation circuit 12 in the locked state is close to f max
So that the correction voltage sent to the oscillating frequency becomes the voltage of the same polarity according to the level of the oscillation frequency, that is, the oscillation frequency f oc becomes f
max control is made in a direction to lower the frequency when close to, because f oc is that control is performed in a direction to increase the frequency when close to f min, stable securing locked in the region close to f max and f min Thus, the lock range can be expanded. In fact, it is easy to expand the lock range to about 1.5 times the lock range of the conventional circuit, and the jitter at this time is very small.
（G.発明の効果） 以上に記載したところから明らかなように、本発明位
相同期ループ回路は、位相比較回路と、その後段に配置
されたローパスフィルタと、該ローパスフィルタの出力
電圧に応じた発振周波数の信号を出力する電圧制御発振
回路とを備え、該電圧制御発振回路の出力信号の周波数
及び位相が入力信号の周波数及び位相に一致するように
位相差を検出してフィードバック制御を行なう位相同期
ループ回路において、ローパスフィルタから電圧制御発
振回路に送出される制御電圧を検出して、電圧制御発振
回路の発振周波数の高低を判断する周波数判別手段と、
該周波数判別手段からの信号を受けて、電圧制御発振回
路への制御電圧が高い場合にはローパスフィルタを構成
するコンデンサを定電流源からの電流により充電させ、
電圧制御発振回路への制御電圧が低い場合には当該コン
デンサの電荷を放電させるように、コンデンサの電荷流
入経路又は流出経路を形成するための切換手段とを設
け、ロック状態において、電圧制御発振回路の発振周波
数が高い場合には位相比較回路の出力する補正信号の極
性を常に発振周波数を低下させる方向に制御し、また、
発振周波数が低い場合には補正信号の極性を常に発振周
波数を高める方向に制御するようにしたことを特徴とす
る。(G. Effects of the Invention) As is clear from the above description, the phase locked loop circuit of the present invention has a phase comparison circuit, a low-pass filter disposed at a subsequent stage, and a function corresponding to the output voltage of the low-pass filter. A voltage-controlled oscillation circuit for outputting a signal of an oscillation frequency, wherein a phase difference is detected and feedback control is performed so that the frequency and phase of the output signal of the voltage-controlled oscillation circuit match the frequency and phase of the input signal. In the synchronous loop circuit, frequency control means for detecting a control voltage sent from the low-pass filter to the voltage-controlled oscillation circuit, and determining whether the oscillation frequency of the voltage-controlled oscillation circuit is high or low,
Upon receiving the signal from the frequency discriminating means, when the control voltage to the voltage-controlled oscillation circuit is high, the capacitor constituting the low-pass filter is charged by the current from the constant current source,
Switching means for forming a charge inflow path or an outflow path of the capacitor so as to discharge the charge of the capacitor when the control voltage to the voltage controlled oscillation circuit is low; When the oscillation frequency is high, the polarity of the correction signal output from the phase comparison circuit is always controlled in a direction to decrease the oscillation frequency, and
When the oscillation frequency is low, the polarity of the correction signal is always controlled to increase the oscillation frequency.
従って、本発明によれば、ロック時の発振周波数がf
max又はfminに近いときには位相比較回路に入力される
フィードバック信号が、入力信号に対して常に進み位相
又は遅れ位相となるように制御することによって、PLL
回路のロックレンジを電圧制御発振回路の発振可能な周
波数レンジ近く迄拡大することができる。Therefore, according to the present invention, the oscillation frequency during lock is f
When the feedback signal input to the phase comparison circuit is close to max or f min , the PLL is controlled such that the input signal always has a leading or lagging phase.
The lock range of the circuit can be extended to near the oscillating frequency range of the voltage controlled oscillation circuit.
尚、前記した実施例にあっては、発振周波数の範囲を
基準電圧Vrを中心に２つの領域に分けて各々における補
正電圧の極性が同一となるよう制御する例を示したが、
本発明に係る位相同期ループ回路の技術的範囲がこのよ
うなもののみに限られる訳ではなく、例えば、発振周波
数の範囲をfmin近傍、fmax近傍と、その中間領域の３つ
の領域にわけてfmin又はfmax近傍では前述したのと同様
の制御を行ない、中間領域においては従来と同様に補正
電圧の極性が固定されない状態で制御するといった本発
明位相同期ループ回路の趣旨を逸脱しない限りでの各種
態様が可能である。In the above-described embodiment, an example is shown in which the range of the oscillation frequency is divided into two regions around the reference voltage Vr, and the polarities of the correction voltages in each region are controlled to be the same.
The technical scope of the phase-locked loop circuit according to the present invention is not limited to the above-described one. For example, the range of the oscillation frequency is divided into three areas: near f min, near f max, and an intermediate area therebetween. In the vicinity of f min or f max , the same control as described above is performed, and in the intermediate region, control is performed in a state where the polarity of the correction voltage is not fixed as in the past, as long as the purpose of the phase locked loop circuit of the present invention is not deviated. Various aspects of the above are possible.
第１図乃至第３図は本発明位相同期ループ回路の実施の
一例を示すものであり、第１図は回路構成を示し、
（Ａ）は回路ブロック図、（Ｂ）は要部の等価回路図、
第２図は動作を説明するための概略的なタイムチャート
図であり、（Ａ）は発振周波数focがfmaxに近い場合の
タイムチャート図、（Ｂ）はfocがfminに近い場合のタ
イムチャート図、第３図乃至第６図は従来の位相同期ル
ープ回路の一例を示すものであり、第３図は回路ブロッ
ク図、第４図は動作を説明するための概略的なタイムチ
ャート図、第５図は電圧制御発振回路における制御電圧
と発振周波数との関係を示すグラフ図、第６図は発振周
波数についての過渡応答特性を示すグラフ図である。 符号の説明 １……位相同期ループ回路、 ３……位相比較回路、 ４……ローパスフィルタ、 ８……コンデンサ、10……切換手段、 12……電圧制御発振回路、 14……周波数判別手段、 I1、I2……定電流源1 to 3 show an embodiment of a phase locked loop circuit according to the present invention. FIG. 1 shows a circuit configuration,
(A) is a circuit block diagram, (B) is an equivalent circuit diagram of a main part,
2A and 2B are schematic time charts for explaining the operation, wherein FIG. 2A is a time chart when the oscillation frequency f oc is close to f max, and FIG. 2B is a time chart when the f oc is close to f min. FIGS. 3 to 6 show an example of a conventional phase locked loop circuit, FIG. 3 is a circuit block diagram, and FIG. 4 is a schematic time chart for explaining the operation. FIG. 5 is a graph showing the relationship between the control voltage and the oscillation frequency in the voltage controlled oscillation circuit. FIG. 6 is a graph showing the transient response characteristics with respect to the oscillation frequency. DESCRIPTION OF SYMBOLS 1 ... Phase locked loop circuit 3 ... Phase comparison circuit 4 ... Low pass filter 8 ... Capacitor 10 ... Switching means 12 ... Voltage controlled oscillation circuit 14 ... Frequency discriminating means I 1 , I 2 ... constant current source
Claims (1)
ーパスフィルタと、該ローパスフィルタの出力電圧に応
じた発振周波数の信号を出力する電圧制御発振回路とを
備え、該電圧制御発振回路の出力信号の周波数及び位相
が入力信号の周波数及び位相に一致するように位相差を
検出してフィードバック制御を行なう位相同期ループ回
路において、 ローパスフィルタから電圧制御発振回路に送出される制
御電圧を検出して、電圧制御発振回路の発振周波数の高
低を判断する周波数判別手段と、 該周波数判別手段からの信号を受けて、上記電圧制御発
振回路への制御電圧が高い場合にはローパスフィルタを
構成するコンデンサを定電流源からの電流により充電さ
せ、上記電圧制御発振回路への制御電圧が低い場合には
当該コンデンサの電荷を放電させるように、コンデンサ
の電荷流入経路又は流出経路を形成するための切換手段
とを設け、 ロック状態において、電圧制御発振回路の発振周波数が
高い場合には位相比較回路の出力する補正信号の極性を
常に発振周波数を低下させる方向に制御し、また、発振
周波数が低い場合には補正信号の極性を常に発振周波数
を高める方向に制御するようにした ことを特徴とする位相同期ループ回路。A phase comparison circuit, a low-pass filter disposed at a subsequent stage, and a voltage-controlled oscillation circuit for outputting a signal having an oscillation frequency corresponding to an output voltage of the low-pass filter; In a phase locked loop circuit that detects a phase difference so that the frequency and phase of an output signal matches the frequency and phase of an input signal and performs feedback control, a control voltage sent from a low-pass filter to a voltage-controlled oscillation circuit is detected. Frequency determining means for determining the level of the oscillation frequency of the voltage-controlled oscillation circuit; and a capacitor constituting a low-pass filter when a signal from the frequency determination means is received and the control voltage to the voltage-controlled oscillation circuit is high. Is charged by the current from the constant current source, and when the control voltage to the voltage-controlled oscillation circuit is low, the charge of the capacitor is reduced. Switching means for forming a charge inflow path or an outflow path of the capacitor so as to charge the capacitor. In a locked state, when the oscillation frequency of the voltage controlled oscillation circuit is high, the polarity of the correction signal output from the phase comparison circuit is provided. A phase-locked loop circuit, wherein the oscillation frequency is always controlled to decrease the oscillation frequency, and when the oscillation frequency is low, the polarity of the correction signal is always controlled to increase the oscillation frequency.
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|---|---|---|---|
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|---|---|---|---|---|
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1989
- 1989-05-26 JP JP01131629A patent/JP3097080B2/en not_active Expired - Fee Related
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| JPH02311021A (en) | 1990-12-26 |
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