JP2877185B2 - Clock generator - Google Patents

Clock generator

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JP2877185B2
JP2877185B2 JP7139785A JP13978595A JP2877185B2 JP 2877185 B2 JP2877185 B2 JP 2877185B2 JP 7139785 A JP7139785 A JP 7139785A JP 13978595 A JP13978595 A JP 13978595A JP 2877185 B2 JP2877185 B2 JP 2877185B2
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clock signal
clock
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frame
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慎二 渡辺
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Nippon Electric Co Ltd
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明はクロック発生器に関し、
特に入力データのクロック周波数と異なりかつ互いのク
ロック周波数が整数比の関係にある複数のクロック信号
を用いるデータインタフェース回路のクロック発生器に
関する。
BACKGROUND OF THE INVENTION The present invention relates to a clock generator.
In particular, the present invention relates to a clock generator of a data interface circuit using a plurality of clock signals which are different from the clock frequency of input data and whose clock frequencies have an integer ratio.

【0002】[0002]

【従来の技術】従来、この種のデータインタフェース回
路においては、そのクロック発生器を1段のPLL(P
hase Locked Loop)回路にて実現して
いる。すなわち、データインタフェース回路は、図2に
示すように、1/N3 分周器7と、PLL回路8と、1
/N2 分周器9と、フレームカウンタ4,5と、リンク
・リセット回路6とから構成されている。
2. Description of the Related Art Conventionally, in a data interface circuit of this kind, a clock generator is provided with a one-stage PLL (P
(Hase Locked Loop) circuit. That is, as shown in FIG. 2, the data interface circuit includes a 1 / N3 frequency divider 7, a PLL circuit 8,
/ N2 frequency divider 9, frame counters 4 and 5, and link / reset circuit 6.

【0003】上記のデータインタフェース回路では周波
数f0 の入力クロック信号を1/N3 分周器7で分周し
て周波数f4 のクロック信号を発生させてPLL回路8
に入力する。PLL回路8では1/N3 分周器7の分周
出力(周波数f4 )から周波数f2 (f4 <f2 )のク
ロック信号を発生する。PLL回路8にて発生した周波
数f2 のクロック信号は1/N2 分周器9にて周波数f
3 (f3 <f2 )のクロック信号に分周される。ここ
で、PLL回路8は位相比較器81と、ループフィルタ
82と、電圧制御発振器83と、1/N4 分周器84と
から構成されている。
In the above data interface circuit, an input clock signal of frequency f0 is divided by a 1 / N3 divider 7 to generate a clock signal of frequency f4, and a PLL circuit 8
To enter. The PLL circuit 8 generates a clock signal having a frequency f2 (f4 <f2) from the frequency-divided output (frequency f4) of the 1 / N3 frequency divider 7. The clock signal of the frequency f2 generated by the PLL circuit 8 is divided by the 1 / N2 frequency divider 9 into the frequency f2.
3 (f3 <f2). Here, the PLL circuit 8 includes a phase comparator 81, a loop filter 82, a voltage controlled oscillator 83, and a 1 / N4 frequency divider 84.

【0004】フレームカウンタ4は周波数f0 の入力ク
ロック信号を基に動作し、フレームカウンタ5は1/N
2 分周器9にて分周された周波数f3 のクロック信号を
基に動作する。また、PLL回路8にて発生した周波数
f2 のクロック信号及び1/N2 分周器9にて分周され
た周波数f3 のクロック信号はともにパラレルデータと
シリアルデータとの変換、つまり並列直列変換に用いら
れる。
The frame counter 4 operates on the basis of an input clock signal having a frequency f0, and the frame counter 5 operates on a 1 / N
It operates based on the clock signal of frequency f3 divided by the frequency divider 9. The clock signal of frequency f2 generated by the PLL circuit 8 and the clock signal of frequency f3 divided by the 1 / N2 frequency divider 9 are both used for conversion between parallel data and serial data, that is, for parallel-to-serial conversion. Can be

【0005】また、リンク・リセット回路6は入力デー
タのフレームの位相と出力データのフレームの位相とを
フレーム内のある時点で完全に一致させるために、入力
データ用のフレームカウンタ4からのフレームパルスと
出力データ用のフレームカウンタ5からのフレームパル
スとを比較してフレームの位相ズレを検出し、その位相
ズレが検出された時にリセットパルスを1/N2 分周器
9及び1/N4 分周器84に出力するとともに、リセッ
トパルスをフレームカウンタ5に出力する。
The link / reset circuit 6 is designed to completely match the phase of the input data frame with the phase of the output data frame at a certain point in the frame. And a frame pulse from the output data frame counter 5 to detect a phase shift of the frame. When the phase shift is detected, the reset pulse is output to the 1 / N2 frequency divider 9 and the 1 / N4 frequency divider. 84 and a reset pulse to the frame counter 5.

【0006】1/N2 分周器9及び1/N4 分周器84
は夫々リンク・リセット回路6からリセットパルスでリ
セットされるので、1/N2 分周器9からフレームカウ
ンタ5に入力される周波数f3 のクロック信号とフレー
ムカウンタ4に入力される周波数f0 の入力クロック信
号との同期がとられる。よって、入力データのフレーム
の位相と出力データのフレームの位相とがフレーム内の
ある時点で一致する。
1 / N 2 divider 9 and 1 / N 4 divider 84
Are reset by a reset pulse from the link / reset circuit 6, respectively, so that a clock signal of frequency f3 input to the frame counter 5 from the 1 / N2 frequency divider 9 and an input clock signal of frequency f0 input to the frame counter 4 Is synchronized with Therefore, the phase of the frame of the input data coincides with the phase of the frame of the output data at a certain point in the frame.

【0007】[0007]

【発明が解決しようとする課題】上述した従来のデータ
インタフェース回路では、入力クロック信号の周波数と
全く無関係に出力クロック信号の周波数が決定される。
そのため、入力クロック信号の周波数とPLL回路の出
力クロック信号の周波数との最大公約数の周波数が、入
力クロック信号の周波数及びPLL回路の出力クロック
信号の周波数に比べてかなり小さくなってしまう。
In the above-mentioned conventional data interface circuit, the frequency of the output clock signal is determined irrespective of the frequency of the input clock signal.
Therefore, the greatest common divisor between the frequency of the input clock signal and the frequency of the output clock signal of the PLL circuit is considerably smaller than the frequency of the input clock signal and the frequency of the output clock signal of the PLL circuit.

【0008】位相比較器の入力周波数と電圧制御発振器
の発振周波数との比が大きな値となる高定数PLL回路
では、高周波数のクロック信号を出力する電圧制御発振
器の感度が非常に高くなるので、周囲環境の変化(例え
ば、ノイズの大小)に対する回路の安定度が著しく低下
する。
In a high-constant PLL circuit in which the ratio between the input frequency of the phase comparator and the oscillation frequency of the voltage-controlled oscillator becomes a large value, the sensitivity of the voltage-controlled oscillator that outputs a high-frequency clock signal becomes extremely high. The stability of the circuit with respect to changes in the surrounding environment (for example, the magnitude of noise) is significantly reduced.

【0009】そこで、本発明の目的は上記の問題点を解
消し、電圧制御発振器の感度を低くすることができ、周
囲環境の変化に対する回路の安定度を向上させることが
できるクロック発生器を提供することにある。
Accordingly, an object of the present invention is to solve the above-mentioned problems, to provide a clock generator capable of lowering the sensitivity of a voltage controlled oscillator and improving the stability of a circuit against changes in the surrounding environment. Is to do.

【0010】[0010]

【課題を解決するための手段】本発明によるクロック発
生器は、入力データのクロック周波数と異なりかつ互い
のクロック周波数が整数比の関係にある第1及び第2の
クロック信号を用いてパラレルデータ及びシリアルデー
タの入出力処理を行うデータインタフェース回路のクロ
ック発生器であって、前記入力データのクロック周波数
を基に低周波数の前記パラレルデータ用の第1のクロッ
ク信号を生成する第1の位相同期ループ回路と、前記第
1の位相同期ループ回路で生成された前記第1のクロッ
ク信号を基に前記第1のクロック信号よりも高周波数の
前記シリアルデータ用の第2のクロック信号を生成する
第2の位相同期ループ回路とを備えている。
SUMMARY OF THE INVENTION A clock generator according to the present invention differs from a clock frequency of input data and is different from each other.
The first and second clock frequencies of which have an integer ratio relationship
Parallel data and serial data are
Clock of the data interface circuit that
A clock frequency of the input data.
Based on the first clock for the low-frequency parallel data.
A first phase locked loop circuit for generating a lock signal;
The first clock generated by the first phase locked loop circuit.
A higher frequency than the first clock signal based on the clock signal.
Generating a second clock signal for the serial data
A second phase locked loop circuit .

【0011】[0011]

【0012】[0012]

【作用】一段目のPLL回路にてまず入力クロック信号
から低周波数のパラレルデータ用のクロック信号を発生
させ、二段目のPLL回路にて一段目のPLL回路の出
力から高周波数のシリアルデータ用のクロック信号を発
生させる。
First, a first-stage PLL circuit generates a clock signal for low-frequency parallel data from an input clock signal, and a second-stage PLL circuit generates a clock signal for high-frequency serial data from the output of the first-stage PLL circuit. A clock signal is generated.

【0013】これによって、PLL回路のループ定数を
従来よりも小さくすることができるので、電圧制御発振
器の感度を低くすることができ、PLL回路の安定度を
向上させることができる。これらPLL回路の安定度が
高くなると、外部からの妨害(ノイズ)等に対して強く
なり、出力クロック信号のS/N比が改善される。
Thus, the loop constant of the PLL circuit can be made smaller than before, so that the sensitivity of the voltage controlled oscillator can be lowered and the stability of the PLL circuit can be improved. When the stability of these PLL circuits increases, the PLL circuits are more resistant to external disturbance (noise) and the like, and the S / N ratio of the output clock signal is improved.

【0014】また、上記の回路構成とすることで、フレ
ーム周期での位相同期はずれのリセット方法が、1つの
PLL回路内の1/N1 分周器のみのリセットで可能と
なり、回路構成が簡略化される。
Further, by adopting the above circuit configuration, a method of resetting the phase synchronization in the frame cycle can be performed by resetting only the 1 / N1 frequency divider in one PLL circuit, and the circuit configuration is simplified. Is done.

【0015】[0015]

【実施例】次に、本発明の一実施例について図面を参照
して説明する。
Next, an embodiment of the present invention will be described with reference to the drawings.

【0016】図1は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例によるデ
ータインタフェース回路は1/N0 分周器1と、PLL
回路2,3と、フレームカウンタ4,5と、リンク・リ
セット回路6とから構成されている。
FIG. 1 is a block diagram showing the configuration of one embodiment of the present invention. In the figure, a data interface circuit according to an embodiment of the present invention includes a 1 / N0 frequency divider 1 and a PLL.
It comprises circuits 2 and 3, frame counters 4 and 5, and a link / reset circuit 6.

【0017】PLL回路2は位相比較器21と、ループ
フィルタ22と、電源制御発振器23と、1/N1 分周
器24とから構成されている。また、PLL回路3もP
LL回路2と同様に、位相比較器31と、ループフィル
タ32と、電源制御発振器33と、1/N1 分周器34
とから構成されている。
The PLL circuit 2 includes a phase comparator 21, a loop filter 22, a power supply control oscillator 23, and a 1 / N1 frequency divider 24. Also, the PLL circuit 3
Similarly to the LL circuit 2, the phase comparator 31, the loop filter 32, the power supply control oscillator 33, and the 1 / N1 frequency divider 34
It is composed of

【0018】PLL回路2は周波数f0 の入力クロック
信号が1/N0 分周器1にて分周された周波数f1 のク
ロック信号から周波数f3 のクロック信号を発生し、そ
のクロック信号をPLL回路2とフレームカウンタ5と
1/N1 分周器24と外部とに夫々出力する。PLL回
路3はPLL回路2からの周波数f3 のクロック信号か
ら周波数f2 (f2 >f3 )のクロック信号を発生し、
そのクロック信号を外部に出力する。
The PLL circuit 2 generates a clock signal of a frequency f3 from a clock signal of a frequency f1 obtained by dividing an input clock signal of a frequency f0 by a 1 / N0 divider 1, and converts the clock signal to the PLL circuit 2. The signals are output to the frame counter 5, the 1 / N1 frequency divider 24 and the outside, respectively. The PLL circuit 3 generates a clock signal of frequency f2 (f2> f3) from the clock signal of frequency f3 from the PLL circuit 2,
The clock signal is output to the outside.

【0019】フレームカウンタ4は周波数f0 の入力ク
ロック信号を基に動作し、フレームカウンタ5はPLL
回路2にて発生した周波数f3 のクロック信号を基に動
作する。また、PLL回路2,3にて発生した周波数f
3 ,f2 のクロック信号はともにパラレルデータとシリ
アルデータとの変換、つまり並列直列変換に用いられ
る。
The frame counter 4 operates based on an input clock signal having a frequency f0, and the frame counter 5 operates as a PLL.
It operates based on the clock signal of frequency f3 generated by the circuit 2. Also, the frequency f generated by the PLL circuits 2 and 3
The clock signals 3 and f2 are both used for conversion between parallel data and serial data, that is, for parallel-to-serial conversion.

【0020】また、リンク・リセット回路6は入力デー
タのフレームの位相と出力データのフレームの位相とを
フレーム内のある時点で完全に一致させるために、入力
データ用のフレームカウンタ4からのフレームパルスと
出力データ用のフレームカウンタ5からのフレームパル
スとを比較してフレームの位相ズレを検出し、その位相
ズレが検出された時にリセットパルスを1/N1 分周器
24に出力するとともに、リセットパルスをフレームカ
ウンタ5に出力する。
The link / reset circuit 6 sets a frame pulse from the input data frame counter 4 in order to completely match the phase of the input data frame with the phase of the output data frame at a certain point in the frame. And a frame pulse from the output data frame counter 5 to detect a phase shift of the frame. When the phase shift is detected, a reset pulse is output to the 1 / N1 frequency divider 24 and the reset pulse is output. Is output to the frame counter 5.

【0021】1/N1 分周器24はリンク・リセット回
路6からリセットパルスでリセットされるので、1/N
1 分周器24の出力を基に電圧制御発振器23で発生し
てフレームカウンタ5に入力される周波数f3 のクロッ
ク信号とフレームカウンタ4に入力される周波数f0 の
入力クロック信号との同期がとられる。よって、入力デ
ータのフレームの位相と出力データのフレームの位相と
がフレーム内のある時点で一致する。
Since the 1 / N 1 divider 24 is reset by the reset pulse from the link reset circuit 6, 1 / N 1
The clock signal of frequency f3 generated by the voltage controlled oscillator 23 and input to the frame counter 5 based on the output of the 1 frequency divider 24 is synchronized with the input clock signal of frequency f0 input to the frame counter 4. . Therefore, the phase of the frame of the input data coincides with the phase of the frame of the output data at a certain point in the frame.

【0022】この図1を用いて本発明の一実施例の動作
について説明する。PLL回路2は周波数f0 の入力ク
ロック信号を1/N0 分周器1で分周したクロック信号
に対して位相がロックしたN1 倍の周波数f3 の出力を
発生する。このPLL回路2の出力はパラレルデータク
ロックとして使用される。
The operation of the embodiment of the present invention will be described with reference to FIG. The PLL circuit 2 generates an output of a frequency f3 which is N1 times the frequency of the clock signal obtained by dividing the frequency of the input clock signal of the frequency f0 by the 1 / N0 frequency divider 1 and which is N1 times. The output of the PLL circuit 2 is used as a parallel data clock.

【0023】また、PLL回路3は周波数f0 のPLL
回路2の出力に対して位相がロックしたN2 倍の周波数
f2 の出力を発生する。このPLL回路3の出力はシリ
アルデータクロックとして使用される。
The PLL circuit 3 has a frequency f0 PLL.
An output having a frequency f2 N2 times the phase locked to the output of the circuit 2 is generated. The output of the PLL circuit 3 is used as a serial data clock.

【0024】これら1/N0 分周器1の分周比N0 やP
LL回路2の分周比N1 、及びPLL回路3の分周比N
2 と、従来の1/N3 分周器の分周比N3 やPLL回路
の分周比N4 との間には、 N0 ×N4 =N1 ×N2 ×N3 ……(1) という関係が成り立っている。
The frequency division ratios N0 and P of these 1 / N0 frequency dividers 1
The dividing ratio N1 of the LL circuit 2 and the dividing ratio N of the PLL circuit 3
2 and the frequency division ratio N3 of the conventional 1 / N3 frequency divider and the frequency division ratio N4 of the PLL circuit, the following relationship holds: N0 * N4 = N1 * N2 * N3 (1) .

【0025】本発明の一実施例によるクロック発生器が
従来のクロック発生器に比べてより安定となるために
は、 N1 <N4 ……(2) の条件が必要である。
In order for the clock generator according to one embodiment of the present invention to be more stable than the conventional clock generator, the following condition is required: N1 <N4 (2).

【0026】[0026]

【0027】例えば、周波数f0 を25MHz、周波数
f2 を136.5MHZとし、周波数f3 を19.5M
Hzとすると、周波数f0 と周波数f2 との最大公約数
となる周波数f1 は500kHzとなる。
For example, the frequency f0 is 25 MHz, the frequency f2 is 136.5 MHZ, and the frequency f3 is 19.5 MHz.
If the frequency is Hz, the frequency f1 which is the greatest common divisor between the frequency f0 and the frequency f2 is 500 kHz.

【0028】よって、1/N0 分周器1の分周比N0 は
50、PLL回路2の分周比N1 は39、PLL回路3
の分周比N2 は7、従来の1/N3 分周器の分周比N3
は50、PLL回路の分周比N4 は273となり、
(1)式及び(2)を夫々満足する。
Therefore, the frequency division ratio N0 of the 1 / N0 frequency divider 1 is 50, the frequency division ratio N1 of the PLL circuit 2 is 39, and the PLL circuit 3
Of the conventional 1 / N3 divider is N3.
Is 50, the division ratio N4 of the PLL circuit is 273,
Equations (1) and (2) are satisfied respectively.

【0029】上記の如く、PLL回路2の分周比N1
(=39)及びPLL回路3の分周比N2 (=7)は従
来のPLL回路の分周比N4 (=273)よりも大幅に
小さくすることができる。
As described above, the dividing ratio N 1 of the PLL circuit 2
(= 39) and the frequency dividing ratio N2 (= 7) of the PLL circuit 3 can be made much smaller than the frequency dividing ratio N4 (= 273) of the conventional PLL circuit.

【0030】また、起動時にはフレームカウンタ4から
のみフレームパルスが出力されるので、最初にフレーム
カウンタ4から出力されるフレームパルスに応答してリ
ンク・リセット回路6にてリセットパルスを発生させ、
PLL回路2内の1/N1 分周器24をリセットし、フ
レーム内のある時点においてフレームカウンタ4,5各
々のフレームの位相を完全に一致させる。
Since the frame pulse is output only from the frame counter 4 at the time of starting, the link reset circuit 6 generates a reset pulse in response to the frame pulse output from the frame counter 4 first.
The 1 / N1 frequency divider 24 in the PLL circuit 2 is reset, and the frames of the frame counters 4 and 5 are completely matched at a certain point in the frame.

【0031】それ以降はリンク・リセット回路6にてフ
レームカウンタ4,5各々のフレームパルスの位相のズ
レを検出し、位相のズレが検出された時に再びリセット
パルスを出力してPLL回路2内の1/N1 分周器24
をリセットする。
Thereafter, the link / reset circuit 6 detects the phase shift of the frame pulse of each of the frame counters 4 and 5, and when the phase shift is detected, outputs a reset pulse again to output the reset pulse in the PLL circuit 2. 1 / N1 divider 24
Reset.

【0032】このように、一段目のPLL回路2にてま
ず周波数f0 の入力クロック信号から低周波数のパラレ
ルデータ用のクロック信号を発生させ、二段目のPLL
回路3にて一段目のPLL回路2の出力から高周波数の
シリアルデータ用のクロック信号を発生させることによ
って、PLL回路2,3のループ定数を従来よりも小さ
くすることができる。
As described above, the first-stage PLL circuit 2 first generates a low-frequency parallel data clock signal from the input clock signal having the frequency f0,
By generating a clock signal for high-frequency serial data from the output of the first-stage PLL circuit 2 in the circuit 3, the loop constants of the PLL circuits 2 and 3 can be made smaller than before.

【0033】これによって、電圧制御発振器23,33
の感度を低くすることができ、周囲環境の変化に対する
PLL回路2,3の安定度を向上させることができる。
これらPLL回路2,3の安定度が高くなると、外部か
らの妨害(ノイズ)等に対して強くなり、出力クロック
信号のS/N比を改善することができる。
Thus, the voltage controlled oscillators 23, 33
Can be reduced, and the stability of the PLL circuits 2 and 3 against changes in the surrounding environment can be improved.
When the stability of the PLL circuits 2 and 3 increases, the PLL circuits 2 and 3 become strong against external disturbance (noise) and the like, and the S / N ratio of the output clock signal can be improved.

【0034】また、上述したような回路構成とすること
で、フレーム周期での位相同期はずれのリセット方法
が、PLL回路2内の1/N1 分周器24のみのリセッ
トで可能となり、回路構成を簡略化することができる。
Also, by adopting the circuit configuration as described above, a method of resetting the phase synchronization in the frame cycle can be performed by resetting only the 1 / N1 frequency divider 24 in the PLL circuit 2, and the circuit configuration can be reduced. It can be simplified.

【0035】[0035]

【発明の効果】以上説明したように本発明のクロック発
生器によれば、入力データのクロック周波数を基に第1
のクロック信号を生成する第1の位相同期ループ回路
と、第1の位相同期ループ回路で生成された第1のクロ
ック信号を基に第1のクロック信号よりも高周波数の第
2のクロック信号を生成する第2の位相同期ループ回路
とを備えることによって、電圧制御発振器の感度を低く
することができ、周囲環境の変化に対する回路の安定度
を向上させることができるという効果がある。
As described above, according to the clock generator of the present invention, the first clock is generated based on the clock frequency of the input data.
A first phase-locked loop circuit for generating a clock signal, and a second clock signal having a higher frequency than the first clock signal based on the first clock signal generated by the first phase-locked loop circuit. By providing the second phase-locked loop circuit to be generated, the sensitivity of the voltage controlled oscillator can be reduced, and the stability of the circuit against changes in the surrounding environment can be improved.

【0036】また、本発明の他のクロック発生器によれ
ば、上記の構成のほかに、第1の位相同期ループ回路
に、第1のクロック信号を分周しかつ入力データのクロ
ック信号を基に動作する第1のフレームカウンタと第1
の位相同期ループ回路で生成された第1のクロック信号
を基に動作する第2のフレームカウンタとの位相ズレの
検出に応答してリセットされる分周手段を備えることに
よって、電圧制御発振器の感度を低くすることができ、
周囲環境の変化に対する回路の安定度を向上させること
ができるとともに、回路構成を簡略化することができる
という効果がある。
According to another clock generator of the present invention, in addition to the above configuration, the first phase-locked loop circuit divides the frequency of the first clock signal and uses the frequency of the input data clock signal as a basis. The first frame counter and the first
The frequency dividing means resets in response to the detection of the phase shift with the second frame counter operating based on the first clock signal generated by the phase locked loop circuit of Can be lowered,
It is possible to improve the stability of the circuit with respect to changes in the surrounding environment and to simplify the circuit configuration.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例の構成を示すブロック図であ
る。
FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.

【図2】従来例の構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a conventional example.

【符号の説明】[Explanation of symbols]

1 1/N0 分周器 2,3 PLL回路 4,5 フレームカウンタ 6 リンク・リセット回路 21,31 位相比較器 22,32 ループフィルタ 23,33 電圧制御発振器 24 1/N1 分周器 34 1/N2 分周器 Reference Signs List 1 / N0 frequency divider 2, 3 PLL circuit 4, 5 Frame counter 6 Link / reset circuit 21, 31 Phase comparator 22, 32 Loop filter 23, 33 Voltage controlled oscillator 24 1 / N1 frequency divider 34 1 / N2 Divider

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 入力データのクロック周波数と異なりか
つ互いのクロック周波数が整数比の関係にある第1及び
第2のクロック信号を用いてパラレルデータ及びシリア
ルデータの入出力処理を行うデータインタフェース回路
のクロック発生器であって、前記入力データのクロック
周波数を基に低周波数の前記パラレルデータ用の第1の
クロック信号を生成する第1の位相同期ループ回路と、
前記第1の位相同期ループ回路で生成された前記第1の
クロック信号を基に前記第1のクロック信号よりも高周
波数の前記シリアルデータ用の第2のクロック信号を生
成する第2の位相同期ループ回路とを有することを特徴
とするクロック発生器。
What is different from a clock frequency of input data?
The first and second clock frequencies are in an integer ratio relationship
Using the second clock signal, parallel data and serial
Data interface circuit that performs input / output processing of file data
The clock of the input data
A first frequency based low frequency parallel data
A first phase locked loop circuit for generating a clock signal;
The first phase locked loop circuit generated by the first phase locked loop circuit;
Higher frequency than the first clock signal based on the clock signal
Generating a second clock signal for the serial data having a wave number;
And a second phase-locked loop circuit to be formed.
And a clock generator.
【請求項2】 前記データインタフェース回路は、前記
入力データのクロック信号を基に動作する第1のフレー
ムカウンタと、前記第1の位相同期ループ回路で生成さ
れた前記第1のクロック信号を基に動作する第2のフレ
ームカウンタとを含み、 前記第1の位相同期ループ回路は、前記第1のクロック
信号を分周しかつ前記第1のフレームカウンタと前記第
2のフレームカウンタとの位相ズレの検出に応答してリ
セットされる分周手段を含むことを特徴とする請求項1
記載のクロック発生器。
2. The data interface circuit according to claim 1 , wherein
First frame operating based on clock signal of input data
And a counter generated by the first phase locked loop circuit.
A second frame operating based on the first clock signal thus obtained.
A first phase locked loop circuit, wherein the first clock is a first clock.
A signal is divided and the first frame counter and the second
2 in response to the detection of a phase shift with the frame counter 2
2. The apparatus according to claim 1, further comprising a frequency dividing means to be set.
A clock generator as described.
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