KR960006943B1 - Digital pll - Google Patents
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- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000012937 correction Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 11
- 230000010355 oscillation Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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Abstract
Description
제1도는 일반적인 위상동기루프(PLL)를 도시한 블럭도이고,1 is a block diagram showing a general phase locked loop (PLL),
제2도는 종래의 디지탈 위상동기루프(PLL)를 도시한 블럭도이고,2 is a block diagram showing a conventional digital phase locked loop (PLL),
제3도는 본 발명에 의한 디지탈 위상동기루프(PLL)를 도시한 블럭도이고,3 is a block diagram showing a digital phase locked loop (PLL) according to the present invention;
제4도는 제3도의 디스크리트 타임 발진기(DTO)를 상세히 도시한 블럭도이고,4 is a block diagram showing in detail the discrete time oscillator (DTO) of FIG.
제5a∼5e도는 제3도의 각 블럭의 출력을 도시한 동작 파형도이고,5a to 5e are operational waveform diagrams showing the output of each block of FIG.
제6a∼6e도는 제5a∼5e도를 프리에변환(FFT)하여도시한 것이다.6a to 6e show the Fourier transform (FFT) of the 5a to 5e degrees.
본 발명은 디지탈 위상동기루프(Phase Lock Loop:이하 PLL이라 한다)에 관한 것으로, 특히 지터특성을 개선한 디지탈 PLL에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital phase locked loop (hereinafter referred to as a PLL), and more particularly to a digital PLL having improved jitter characteristics.
제1도는 일반적인 PLL의 기본구성을 도시한 블럭도로서, 위상비교기(Phase Comparator)(22)와 루프 필터(23)와 전압제어발진기(Voltage Controlled Oscillator)(24)를 구비한다. 제1도에 있어서, vit)는 입력단자(21)로 입력되는 신호의 전압을 나타내고,θ1는 입력신호의 위상을 나타내고, VD(t)는 전압제어발진기의 출력전압을 나타내고, θo는 그 위상을 나타내고, Vc(t)는 위상비교기의 출력전압을 나타내고, Vd(t)는 루프필터의 출력으로 VCO의 제어전압을 나타내고, F(s)는 루프필터의 전달함수를 나타낸다.1 is a block diagram showing a basic configuration of a general PLL, and includes a phase comparator 22, a loop filter 23, and a voltage controlled oscillator 24. As shown in FIG. In Fig. 1, v i t) represents the voltage of the signal input to the input terminal 21, θ 1 represents the phase of the input signal, V D (t) represents the output voltage of the voltage controlled oscillator, θ o denotes the phase, V c (t) denotes the output voltage of the phase comparator, V d (t) denotes the control voltage of the VCO at the output of the loop filter, and F (s) denotes the transfer function of the loop filter. Indicates.
위상비교기(22)는 두 입력신호의 위상차에 대응할 수 있는 전압을 발생하며, 루프 필터(23)는 저역통과필터로서 위상비교기(22)에서 발생되는 고주파 성분을 제거하고 동기특성이나 응답특성을 결정한다. VCO(24)는 제어전압(Vd(t))에 의해서 발진 주파수가 변화하는 발진기이다. 이들의 동작을 개략적으로 살펴보면, 입력단자(21)를 통해 입력되는 입력신호(vi(t), θ1)와 VCO(24)의 출력(VD(t),θo)을 비교하여 그 위상차에 대응하는 전압(Vc(t))을 발생하고, 루프필터(23)를 거쳐 VCO(24)의 제어전압(Vd(t))으로 VCO(24)에 입력된다. 이 제어전압(Vd(t))은 VCO(24)의 발진 주파수와 입력 주파수의 차가 적어지도록 VCO(24)를 제어한다. 한편 동기과정을 살펴보면, 입력신호가 없을 경우 위상비교기(22)의 출력전압은 '0'이고, 루프는 개방상태가 된다. 이때 입력신호가 가해지면 처음에는 동기상태에 있지 않기 때문에 입력신호의 주파수와 위상은 VCO(24)의 출력과 일치하지 않는다. 따라서 처음에는 주파수 도입(Pull-in)과정에서 주파수가 접근하고,위상동기(Lock-in) 과정에서 동기가 완료된다. 여기서 동기유지범위(Hold-in range) 또는 로크레인지(Lock range)를 정의하면 PLL이 동기상태에 있을때, 입력신호 주파수를 자주발진주파수(위상차가 0일때의 VCO발진주파수:f0)에서 멀리할때 동기를 이루지 못하는 범위까지의 상,하주파수를 f1, f2라 하면 그차(f1-f2)를 말하고, 주파수 도입범위(Pull-in range) 또는 캡쳐레인지(Capture range)란 PLL이 비동기 상태에 있을때, 입력신호 주파수를 f0에 접근시켜 갔을때 동기를 시작하는 상,하 주파수를 각각 f3, f4라 할때 그차(f3-f4)를 말한다.The phase comparator 22 generates a voltage corresponding to the phase difference between the two input signals, and the loop filter 23 is a low pass filter to remove the high frequency components generated by the phase comparator 22 and determine the synchronous or response characteristics. do. The VCO 24 is an oscillator whose oscillation frequency changes by the control voltage V d (t). Looking at the operation of these, by comparing the input signal (V i (t), θ 1 ) input through the input terminal 21 and the output (V D (t), θ o ) of the VCO (24) A voltage V c (t) corresponding to the phase difference is generated and input to the VCO 24 as a control voltage V d (t) of the VCO 24 via the loop filter 23. This control voltage V d (t) controls the VCO 24 so that the difference between the oscillation frequency of the VCO 24 and the input frequency becomes smaller. On the other hand, in the synchronous process, when there is no input signal, the output voltage of the phase comparator 22 is '0' and the loop is opened. At this time, when the input signal is applied, the frequency and phase of the input signal do not coincide with the output of the VCO 24 because the input signal is not initially synchronized. Therefore, at first, the frequency approaches in the pull-in process, and the synchronization is completed in the lock-in process. If you define a hold-in range or lock range here, when the PLL is in sync, the input signal frequency should be kept away from the oscillation frequency (VCO oscillation frequency at zero phase difference: f 0 ). When the upper and lower frequencies up to the range that cannot be synchronized are f1 and f2, they are the difference (f1-f2), and the frequency pull-in range or capture range is when the PLL is in an asynchronous state. When the input signal frequency approaches f0, the upper and lower frequencies that start synchronization are f3 and f4, respectively.
한편, 일반적으로 칼라 비디오신호를 디지탈 처리하는 디지탈화 추세에 따라 종래의 아날로그방식의 PLL도 디지탈 PLL로 바뀌어 칼라 비디오신호를 시스템에 동기시키는 동기시키는 역할을 한다.On the other hand, in accordance with the trend of digital processing of color video signals in general, the conventional analog PLL is also converted into a digital PLL to play a role of synchronizing the color video signal to the system.
제2도는 종래의 디지탈 위상동기루프를 도시한 블럭도로서, 디지탈 위상검출기(12)와 펄스삽입기(13)와 충전펌프(14)와 전송게이트(15)와 루프필터(16)와 리드-래그필터(17)와 전압제어발진기(18)와 N분주기(19)를 구비하여 입력단자(11)로 입력되는 신호와 VCO(18)에서 발진된 출력을 N분주한 신호를 비교한다. 즉, 디지탈 위상검출기(12)는 분주되어 입력되는 입력신호를 단자11을 통해 입력하고, VCO(18)에서 발진된 출력을 분주기(19)에서 N분주한 신호를 입력하여 그 위상차를 검출하고, 충전펌프(14)는 펄스삽입기의 출력(13)과 디지탈 위상검출기(12)의 출력을 입력하여 선택적으로 충방전한다. 충전펌프(14)의 충전전압 출력은 전송게이트(15)와 루프필터(16)와 리드-래그필터(17)를 거쳐 VCO(18)로 입력되어 VCO(18)의 제어전입이 되어 입력신호와 VCO(18)의 출력을 일치시킨다. 또한, 루프필터(16)로는 기준전압(Vref)이 입력된다.이와 같은 종래의 디지탈 필터는 미특허 제4,906,864(1990.3.6)로 이미 잘 알려진 바와 같다. 이러한 디지탈 필터는 캡쳐(capture)와 로크(lock) 레인지가 대폭 향상되고, 펄스삽입기로 오픈 루프 또는 데드 밴드의 문제점을 해결하는 등 장점이 있으나 지터(Jitter)가 크다는 단점이 있었다.2 is a block diagram showing a conventional digital phase locked loop, in which a digital phase detector 12, a pulse inserter 13, a charge pump 14, a transfer gate 15, a loop filter 16, and a lead- The lag filter 17, the voltage controlled oscillator 18, and the N divider 19 are provided to compare the signal input to the input terminal 11 with the signal divided by the N generated by the output of the VCO 18. That is, the digital phase detector 12 inputs an input signal which is divided and input through the terminal 11, and inputs a signal obtained by dividing the oscillated output from the VCO 18 by the N divider 19 to detect the phase difference. The charging pump 14 selectively charges and discharges the output 13 of the pulse inserter and the output of the digital phase detector 12. The charge voltage output of the charge pump 14 is input to the VCO 18 through the transfer gate 15, the loop filter 16, and the lead-lag filter 17, and the control signal of the VCO 18 is input to the input signal. Match the output of the VCO 18. In addition, a reference voltage Vref is input to the loop filter 16. Such a conventional digital filter is already known from US Patent No. 4,906, 864 (1990.3.6). Such digital filters have advantages such as greatly improved capture and lock range and solving problems of open loops or dead bands with pulse inserters, but they have disadvantages such as large jitter.
즉, 이러한 디지탈 PLL은 아날로그 PLL에 비하여 매우 빠른 출력 주파수의 변화가 가능하여 입력 주파수가 큰 폭으로 변화하여도 매우 안정되고, 빠른 동기가 가능한 장점이 있다. 그러나 디지탈 PLL은 출력되는 주파수에 아날로그에 비해 상대적으로 매우 큰 지터가 발생된다는 단점이 있었다. 따라서 종래의 디지탈 PLL을 디지탈 영상처리시스템에 사용하였을 경우, 출력주파수의 큰 지터로 인하여 화면에 프릿커(Flicker)가 나타나는 문제점이 있었다. 특히, 종래의 디지탈 PLL은 디스크리트 타임 발진기(DTO)가 카운터로 이루어져 있기 때문에 출력파형이 계단파의 모양을 하고 있어서 원하는 주파수에 큰 지터가 더해져있다. 그러므로 최종 출력인 전압제어발진기의 주파수를 비디오 시스템에서 많이 쓰이는 27MHz로 가정할때 4ns~8ns의 지터가 존재하게 되었다.That is, such a digital PLL has a very fast output frequency change compared to an analog PLL, and thus there is an advantage that the digital PLL is very stable and fast synchronization even when the input frequency changes widely. However, digital PLLs have a disadvantage in that the output frequency has a relatively large jitter compared to analog. Therefore, when a conventional digital PLL is used in a digital image processing system, there is a problem in that a flicker appears on the screen due to large jitter of the output frequency. In particular, in the conventional digital PLL, since the discrete time oscillator (DTO) consists of a counter, the output waveform has a stepped wave shape, and thus large jitter is added to a desired frequency. Therefore, when the frequency of the final output voltage-controlled oscillator is assumed to be 27 MHz, which is commonly used in video systems, there are 4 ns to 8 ns of jitter.
따라서, 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 지터특성을 개선한 디지탈 PLL을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a digital PLL having improved jitter characteristics in order to solve the above conventional problems.
본 발명의 다른 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 지터특성을 개선한 디지탈 PLL 직접회로장치를 제공하는데 있다.Another object of the present invention is to provide a digital PLL integrated circuit device having improved jitter characteristics in order to solve the conventional problems as described above.
상기 목적을 달성하기 위하여 본 발명의 장치는 디지탈 루프필터를 가지는 디지탈 위상동기루프에 있어서, 상기 디지탈 루프필터로부터 전류 정정출력을 입력하여 계단파형의 펄스파를 발진하는 디스크리트 타임 발진기(DTO); 상기 디스크리트 타임 발진기의 출력을 입력하여 롬테이블을 이용하여 불연속적인 정현파 펄스로 변환하는 정현파발생기; 상기 정현파발생기의 출력을 입력하여 디지탈신호를 아날로그로 변환하는 디지탈-아날로그변환기; 상기 디지탈-아날로그 변환기의 출력을 입력하여 고주파성분을 제거하는 RC필터; 및 상기 RC필터로부터 아날로그 정현파를 입력하여 지터가 적은 구형파를 출력하는 아날로그 위상동기루프(PLL)를 구비한 것을 특징으로 한다.In order to achieve the above object, the present invention provides a digital phase synchronous loop having a digital loop filter, comprising: a discrete time oscillator (DTO) for inputting a current correction output from the digital loop filter to oscillate a stepped waveform pulse wave; A sinusoidal wave generator for inputting an output of the discrete time oscillator and converting the discrete time oscillator into a discontinuous sinusoidal pulse using a ROM table; A digital-analog converter for inputting an output of the sine wave generator to convert a digital signal into an analog; An RC filter inputting the output of the digital-analog converter to remove high frequency components; And an analog phase locked loop (PLL) for inputting an analog sine wave from the RC filter and outputting a square wave with low jitter.
이어서 첨부한 도면을 참조하여 본 발명의 장치를 상세히 설명하기로 한다.Next, the apparatus of the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명에 의한 디지탈 PLL을 도시한 블럭도로서, 디스크리트 타임발진기(Discrete Time Oscillator:이하 DTO라 한다)(32), 정현파발생기(33), 디지탈-아날로그(D/A)변환기(34),RC필터(35), 아날로그PLL(36)을 구비한다.3 is a block diagram showing a digital PLL according to the present invention, which includes a discrete time oscillator (hereinafter referred to as DTO) 32, a sine wave generator 33, and a digital-analog (D / A) converter 34. ), An RC filter 35 and an analog PLL 36 are provided.
제4도는 제3도의 DTO를 상세히 도시한 세부 블럭도로서, 제1가산기(ADDER)(40)와 제2가산기(41)와 레지스터(42)를 구비하여 정밀한 주파수의 계단파를 발진한다. 즉, 자체발진(Free runing frequency:Pnom)된 신호와 전류정정 신호(Pz)를 가산하는 제1가산기(40)와 제1가산기(40)의 출력(P)과 계단파형의 궤환된 출력을 가산하는 제2가산기(41)와 제2가산기(41)의 출력을 입력하여 계단파형을 출력하는 레지스터(42)를 구비한다. 이때 발진되는 주파수(FOUT)는 다음 식으로 구해진다.FIG. 4 is a detailed block diagram showing the DTO of FIG. 3 in detail, and includes a first adder (ADDER) 40, a second adder 41, and a register 42 to oscillate a stepped wave of a precise frequency. That is, the first adder 40 and the output P of the first adder 40 and the stepped waveform feedback output are added to add the free running frequency (Pnom) and the current correction signal Pz. And a register 42 for inputting the output of the second adder 41 and the second adder 41 to output the staircase waveform. At this time, the oscillation frequency F OUT is obtained by the following equation.
FOUT=(Fclk)×Pnom/2n F OUT = (F clk ) × Pnom / 2 n
여기서, Fclk는 레지스터를 구동하는 클럭의 주파수이고, n은 가산기의 비트이고, Pnom은 DTO의 자유발진 주파수값이다.Where F clk is the frequency of the clock driving the register, n is the bit of the adder, and Pnom is the free oscillation frequency value of the DTO.
제5a~5e도는 제3도의 장치의 각 블럭에서의 출력파형을 도시한 동작 파형도로서, 제5a도는 DTO의 출력파형을 도시한 것으로, 일정한 펄스폭을 가진 계단파형으로 점차 상승하다가 일정한 전압에 이르면 급속히 하강하여 다시 상승하는 주기적인 반복을 보여준다. 제5b도는 정현파발생기의 출력을 도시한 파형으로, DTO의 출력을 입력하여 룩업테이블 방식으로 처리하여 불연속의 펄스들로 정현파 모양을 나타낸다.5a to 5e are operational waveform diagrams showing the output waveforms of each block of the apparatus of FIG. 3, and FIG. 5a is a diagram showing the output waveforms of the DTO. As early as it can be seen, the periodic repetition of descending rapidly and rising again. FIG. 5B is a waveform showing the output of the sine wave generator. The output of the DTO is input and processed in a look-up table to represent sine waves with discontinuous pulses.
제5c도는 D/A변환기의 출력을 도시한 것으로, 잡음이 포함된 정현파를 나타내고, 제5d도는 RC필터의 출력을 도시한 것으로, 깨끗한 정현파를 보여준다. 제5e도는 아날로그PLL의 출력을 도시한 것으로, 지터가 적은 최종 출력의 구형파신호를 나타낸다.Figure 5c shows the output of the D / A converter, shows a sinusoidal wave containing noise, Figure 5d shows the output of the RC filter, shows a clean sine wave. Fig. 5E shows the output of the analog PLL and shows the square wave signal of the final output with low jitter.
제3도~제5e도에 있어서, 본 발명의 실시예가 동작하는 것을 디지탈 영상처리 시스템에서 널리 사용되는 27MHz를 예로 설명한다.3 to 5E, an example of 27 MHz widely used in a digital image processing system will be described as an embodiment of the present invention.
DTO(32)는 19비트의 카운터로서 카운트되는 단계를 조정하여 출력되는 톱니파 모양의 주파수를 제어하게 된다. 이 DTO(32)는 49.134MHz로 클럭킹되므로 출력주파수에 나타나는 지터의 양은 19ns이다. 출력되는 파형은 제5A도와 같은 톱니파이고, DTO(32)의 출력은 정현파발생기(33)로 입력된다.The DTO 32 adjusts the step counted as a 19-bit counter to control the output frequency of the sawtooth wave. This DTO 32 is clocked at 49.134 MHz, so the amount of jitter at the output frequency is 19 ns. The output waveform is a saw tooth as shown in FIG. 5A, and the output of the DTO 32 is input to the sine wave generator 33.
정현파 발생기(33)에서는 DTO(32)의 출력인 톱니파 모양의 계단파를 입력하여 롬(ROM)에 매핑(mapping)되어 있는 정보를 가지고 정현파를 만들어 출력한다. 이 정현파의 출력은 6.57MHz이며, 롬(ROM)은 49.134MHz로 클럭킹되므로 정현파 발생기(33) 출력도 19ns를 가지게 된다. 다음 표〈1〉은 정현파 발생기의 룩업테이블의 어드레스와 데이타의 예를 일부 정리한 것이다.The sinusoidal wave generator 33 inputs a sawtooth-shaped stepped wave, which is the output of the DTO 32, and generates and outputs a sinusoidal wave with information mapped to a ROM. The output of this sinusoidal wave is 6.57 MHz, and the ROM (ROM) is clocked at 49.134 MHz, so that the output of the sinusoidal wave generator 33 also has 19 ns. The following Table 1 summarizes some examples of addresses and data of the sine wave generator lookup table.
[표][table]
상기 표〈1〉에서와 같이 어드레스가 입력되면 해당 데이타가 출력되어 제5b와 같은 파형을 디지탈-아날로그 변환기(34)로 출력한다.As shown in Table 1, when an address is input, the corresponding data is output to output a waveform like the fifth signal to the digital-analog converter 34.
D/A변환기(34)는 입력되는 디지탈 신호로 된 정현파를 연속적인 아날로그 형태의 정현파로 변환하여 출력한다. 이 변환과정에서 지터 감쇄현상이 나타나 D/A변환기(34)의 출력의 지터량은 8ns로 준다. D/A변환기(34)의 출력은 RC필터(35)로 입력된다.The D / A converter 34 converts the sine wave of the input digital signal into a continuous analog sine wave and outputs it. During this conversion, jitter attenuation occurs and the amount of jitter at the output of the D / A converter 34 is 8 ns. The output of the D / A converter 34 is input to the RC filter 35.
RC필터(35)의 역할은 입력으로 들어오는 정현파의 고주파성분을 제거하여 지터의 양을 한단계 더 낮추는 역할을 한다. 그래서 RC필터(35) 출력의 지터량은 4ns로 줄어든다. RC필터(35)의 출력은 아날로그PLL(36)으로 입력된다.The role of the RC filter 35 serves to lower the amount of jitter by one step by removing the high frequency component of the sine wave coming into the input. Thus, the jitter amount of the RC filter 35 output is reduced to 4 ns. The output of the RC filter 35 is input to the analog PLL 36.
아날로그PLL(36)의 역할은 출력주파수의 지터의 양을 최종적으로 감소시키고, 또한 궁극적인 출력인 27MHz를 발진시키는데 있다. 여기서 지터의 양은 아날로그 PLL의 설계방법에 따라 1ns이하로 감소시킬수 가 있다. 아날로그 PLL(36)의 출력은 제5d도에 도시한 바와 같이 27MHz 구형파이다.The role of analog PLL 36 is to finally reduce the amount of jitter in the output frequency and also to oscillate 27 MHz, the ultimate output. The amount of jitter can be reduced to less than 1ns, depending on the design of the analog PLL. The output of the analog PLL 36 is a 27 MHz square wave as shown in FIG. 5D.
제6a~6e도는 제5a~5e도의 각 블럭에서의 출력파형을 프리에 변환(FFT)한 것을 도시한 그래프로서, 횡축은 주파수로 100MHz까지를 나타내고, 종측은 크기이다. 제6a도는 제5a도의 DTO출력 파형을 FFT한 결과를 도시한 것이고, 제6b도는 제5b도의 정현파 발생기의 출력을 FFT한 결과이고, 제6c도는 제5c도의 디지탈-아날로그 변환기의 출력을 FFT한 결과를 도시한 것으로 아날로그 신호이기 때문에 고주파 영역에서 신호가 작은 것을 알 수 있고, 제6d도는 제5d도의 RC필터의 출력을 FFT한 것을 도시한 것으로, 6.75MHz에서 신호가 가장 큰 것을 알 수 있다. 제6e도는 제5e도의 아날로그 PLL의 출력을 FFT한 것을 도시한 것으로 원하는 최종출력인 27MHz에서 신호가 가장 큰 것을 알 수 있다.6A to 6E are graphs showing the output waveforms (FFTs) of the output waveforms in the respective blocks shown in FIGS. 5A to 5E, with the horizontal axis representing up to 100 MHz in frequency, and the longitudinal side representing the magnitude. Figure 6a shows the result of FFT the DTO output waveform of Figure 5a, Figure 6b is the result of FFT the output of the sinusoidal wave generator of Figure 5b, Figure 6c is the result of FFT the output of the digital-to-analog converter of Figure 5c It is shown that the signal is small in the high frequency region because it is an analog signal, and FIG. 6d shows the FFT of the output of the RC filter of FIG. 5d, and it can be seen that the signal is the largest at 6.75 MHz. FIG. 6e shows the FFT of the output of the analog PLL of FIG. 5e. It can be seen that the signal is the largest at 27 MHz, which is the desired final output.
이상에서 살펴본 바와 같이 본 발명의 디지탈 PLL을 사용하여 종래방식에 의한 디지탈 PLL의 출력주파수에 나타나는 지터를 75%~85%정도로 줄일 수 있는 효과가 있다.As described above, by using the digital PLL of the present invention, there is an effect of reducing the jitter in the output frequency of the conventional digital PLL to about 75% to 85%.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014470A KR960006943B1 (en) | 1993-07-28 | 1993-07-28 | Digital pll |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014470A KR960006943B1 (en) | 1993-07-28 | 1993-07-28 | Digital pll |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950004752A KR950004752A (en) | 1995-02-18 |
| KR960006943B1 true KR960006943B1 (en) | 1996-05-25 |
Family
ID=19360264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930014470A KR960006943B1 (en) | 1993-07-28 | 1993-07-28 | Digital pll |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960006943B1 (en) |
-
1993
- 1993-07-28 KR KR1019930014470A patent/KR960006943B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950004752A (en) | 1995-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100429 Year of fee payment: 15 |
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| LAPS | Lapse due to unpaid annual fee |