JPH03113975A - Clock generating circuit - Google Patents
Clock generating circuitInfo
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、ジッターを含む映像信号の当該ジッターを追
従するクロックを発生するクロック発生回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a clock generation circuit that generates a clock that follows jitter in a video signal that includes jitter.
[従来の技術]
従来、映像信号のジッターを除去する方式としては、デ
ィジタル・タイム・ベース・コレクタによる構成が知ら
れている。これは、映像信号のジッターに追従するクロ
ックで映像信号をサンプリングし、ディジタル信号化し
てメモリに書き込み、安定な固定クロックで読み出して
アナログ信号に戻すものである。これにより、ジッター
を含まない映像信号を得ることができる。[Prior Art] Conventionally, as a method for removing jitter from a video signal, a configuration using a digital time base collector is known. This samples the video signal using a clock that follows the jitter of the video signal, converts it into a digital signal, writes it into memory, reads it out using a stable fixed clock, and converts it back to an analog signal. This makes it possible to obtain a video signal that does not include jitter.
映像信号のジッターに追従するクロックを発生する回路
として、従来、第2図に示す回路構成が知られている。The circuit configuration shown in FIG. 2 is conventionally known as a circuit that generates a clock that follows the jitter of a video signal.
10はジッターを含む映像信号の入力端子である。この
映像信号は、第3図に示すように、水平同期信号及びバ
ースト信号を含んでいる。同期分離回路12は入力端子
1oの映像信号から水平同期信号とバースト信号を分離
し、分離した水平同期信号12AをPLL回路14に、
分離したバースト信号12Bを位相比較回路16に供給
する。PLL回路14は分離された水平同期信号12A
に位相ロックしたバースト信号周波数のクロックを形成
出力し、位相比較回路16はPLL回路14の出力と同
期分離回路12からのバースト信号12Bとを位相比較
する。レベル変換回路18により、位相比較回路16の
出力レベルを調整する。位相シフト回路20は、レベル
変換回路18を介して位相比較回路16から供給される
位相差信号に従い、PLL回路14の出力クロックを位
相シフトする。これにより、バースト信号12Bと位相
が合い、且つ同じ周波数のクロックが得られる。周波数
逓倍回路22が位相シフト回路20の出力をN倍周波数
の信号に変換する。10 is an input terminal for a video signal including jitter. This video signal includes a horizontal synchronization signal and a burst signal, as shown in FIG. The synchronization separation circuit 12 separates a horizontal synchronization signal and a burst signal from the video signal at the input terminal 1o, and sends the separated horizontal synchronization signal 12A to the PLL circuit 14.
The separated burst signal 12B is supplied to the phase comparison circuit 16. PLL circuit 14 separates horizontal synchronization signal 12A
A phase comparison circuit 16 compares the phases of the output of the PLL circuit 14 and the burst signal 12B from the synchronization separation circuit 12. The level conversion circuit 18 adjusts the output level of the phase comparison circuit 16. The phase shift circuit 20 phase-shifts the output clock of the PLL circuit 14 according to the phase difference signal supplied from the phase comparison circuit 16 via the level conversion circuit 18. This provides a clock that is in phase with the burst signal 12B and has the same frequency. A frequency multiplier circuit 22 converts the output of the phase shift circuit 20 into a signal with N times the frequency.
これにより、上記メモリに書き込む際のA/D変換のた
めのサンプリング・クロックが得られる。This provides a sampling clock for A/D conversion when writing to the memory.
水平同期信号に位相を合わせただけでは、水平同期信号
検出精度が充分でなく、誤差が大きいので、通常、バー
スト信号と位相を合わせることによりその誤差を除去し
ている。Merely matching the phase with the horizontal synchronizing signal does not provide sufficient horizontal synchronizing signal detection accuracy and causes a large error, so the error is usually removed by matching the phase with the burst signal.
[発明が解決しようとする課題]
しかし、上記従来例では、位相シフト回路20と位相比
較回路16の入出力特性が異なるので、その相違を吸収
するために、レベル変換回路18が必要になる。従って
また、位相シフト回路20から出力されるクロックと、
バースト信号12Bとの間には、レベル変換回路18の
変換精度に依存する位相誤差が存在する。特に、位相シ
フト回路20及び位相比較回路16の人出ノj特性が直
線的でない場合、レベル変換回路18の回路構成は非常
に複雑になり、変換精度も悪くなってしまう。[Problems to be Solved by the Invention] However, in the conventional example described above, the input/output characteristics of the phase shift circuit 20 and the phase comparator circuit 16 are different, so the level conversion circuit 18 is required to absorb the difference. Therefore, the clock output from the phase shift circuit 20 and
There is a phase error between it and the burst signal 12B that depends on the conversion accuracy of the level conversion circuit 18. In particular, if the phase shift circuit 20 and the phase comparator circuit 16 have non-linear characteristics, the circuit configuration of the level conversion circuit 18 will become very complicated and the conversion accuracy will deteriorate.
従来例ではまた、位相シフト回路20及び逓倍回路22
の回路構成が複雑であるという問題点もある。In the conventional example, the phase shift circuit 20 and the multiplier circuit 22
Another problem is that the circuit configuration is complicated.
そこで本発明は、このような問題点を解消したクロック
発生回路を提示することを目的とする。Therefore, an object of the present invention is to provide a clock generation circuit that eliminates such problems.
[課題を解決するための手段]
本発明に係るクロック発生回路は、入力映像信号に追従
する所定周波数のクロックを発生する回路であって、入
力映像信号の同期信号と目的のクロックに応じたクロッ
クとを位相比較する第1の位相比較手段と、入力映像信
号の当該同期信号と入力映像信号のバースト信号とを位
相比較する第2の位相比較手段と、当該第1及び第2の
位相比較手段の出力を加算する加算手段と、当該加算手
段の出力に応じた周波数で発振する発振手段とからなる
ことを特徴とする。[Means for Solving the Problems] A clock generation circuit according to the present invention is a circuit that generates a clock of a predetermined frequency that follows an input video signal, and which generates a clock according to a synchronization signal of the input video signal and a target clock. a first phase comparison means for phase comparing the synchronization signal of the input video signal and a burst signal of the input video signal; and a first and second phase comparison means for comparing the phases of the synchronization signal and the burst signal of the input video signal. , and an oscillating means that oscillates at a frequency corresponding to the output of the adding means.
[作用]
第1の位相比較手段及び発振手段はPLL回路を構成す
る。従って、第2の位相比較手段の出力がゼロの状態で
は、このPLL回路の出力は、入力映像信号の同期信号
に位相同期したクロック信号になるが、第2の位相比較
手段の出力レベルに応じて位相シフトされ、最終的に、
入力映像信号のバースト信号に位相同期するようになる
。[Operation] The first phase comparison means and the oscillation means constitute a PLL circuit. Therefore, when the output of the second phase comparison means is zero, the output of this PLL circuit becomes a clock signal whose phase is synchronized with the synchronization signal of the input video signal, but it depends on the output level of the second phase comparison means. is phase-shifted, and finally,
It becomes phase synchronized with the burst signal of the input video signal.
[実施例] 以下、図面を参照して本発明の詳細な説明する。[Example] Hereinafter, the present invention will be described in detail with reference to the drawings.
第1図は本発明の一実施例の回路構成ブロック図を示す
。30は映像信号の入力端子、32は映像信号の水平同
期信号及びバースト信号を分離する同期分離回路、34
は、同期分離回路32により分離された水平同期信号3
2Aに位相同期し、バースト信号周波数のクロックを発
生するPLL回路、36はP L L回路34の出力と
同期分離回路32により分離されたバースト信号32B
とを位相比較する位相比較回路、38は、PLL回路3
4の出力クロックと、目的のクロックをN分周したクロ
ックとを位相比較する位相比較回路である。位相比較回
路36.38は同じ内部構成の同じ入出力特性の回路で
ある。FIG. 1 shows a circuit configuration block diagram of an embodiment of the present invention. 30 is a video signal input terminal; 32 is a synchronization separation circuit that separates the horizontal synchronization signal and burst signal of the video signal; 34
is the horizontal synchronization signal 3 separated by the synchronization separation circuit 32
2A, a PLL circuit generates a clock having a burst signal frequency; 36 is a burst signal 32B separated from the output of the PLL circuit 34 by the synchronization separation circuit 32;
A phase comparison circuit 38 compares the phase of the PLL circuit 3 with
This is a phase comparison circuit that compares the phases of the output clock of No. 4 and a clock obtained by dividing the target clock by N. The phase comparison circuits 36 and 38 are circuits having the same internal configuration and the same input/output characteristics.
40は位相比較回路36.38の出力を加算する加算器
、42は低域で充分なゲインを持つループ・フィルタ、
44は電圧制御発振器(V CO)、46はクロック出
力端子、48はVCOの出力クロックをN分周し、位相
比較回路38の一方の入力に供給する分周回路である。40 is an adder that adds the outputs of the phase comparison circuits 36 and 38; 42 is a loop filter with sufficient gain in the low frequency range;
44 is a voltage controlled oscillator (VCO), 46 is a clock output terminal, and 48 is a frequency dividing circuit that divides the output clock of the VCO by N and supplies it to one input of the phase comparison circuit 38.
なお、各位相比較回路36.38は、はぼ同一の人出力
特性が得られれば、異なる回路構成であってもよく、ま
た入出力特性が異なってもほぼ同一になるように調整可
能なものであればよい。The phase comparator circuits 36 and 38 may have different circuit configurations as long as approximately the same human output characteristics can be obtained, and can be adjusted so that they are approximately the same even if the input/output characteristics are different. That's fine.
次に、第1図の動作を説明する。同期分離回路32、P
LL回路34及び位相比較回路36の動作は従来例と同
様である。位相比較回路38、ル−ブ・フィルタ42、
VCO44及び分周回路48からなるループは、PLL
回路50を構成しており、加算器40の出力がゼロのと
きに、出力端子46(つまりVCO44の出力)に所定
周波数の目的クロックが得られるように調整しておく。Next, the operation shown in FIG. 1 will be explained. Synchronous separation circuit 32, P
The operations of the LL circuit 34 and the phase comparator circuit 36 are the same as in the conventional example. phase comparison circuit 38, rube filter 42,
The loop consisting of the VCO 44 and the frequency dividing circuit 48 is a PLL
The circuit 50 is configured so that when the output of the adder 40 is zero, a target clock of a predetermined frequency is obtained at the output terminal 46 (that is, the output of the VCO 44).
ここで、位相比較回路36の出力電圧がV、であると、
PLL回路50では、位相比較回路38の出力電圧が一
■、になるように位相ロックする。これは、位相比較回
路38が位相比較回路36と同じ特性である場合、位相
比較回路38の2つの入力の位相差が、位相比較回路3
6の2つの入力の位相差と、絶対値が同じで正負符号が
異なるだけであることを示している。つまり、バースト
信号32Bに対するPLL回路34の出力クロックの位
相差がφのとき、PLL回路34の出力クロックに対す
る分周回路48の出力クロックの位相差は−φになる。Here, if the output voltage of the phase comparison circuit 36 is V,
In the PLL circuit 50, the phase is locked so that the output voltage of the phase comparison circuit 38 becomes 1. This means that when the phase comparison circuit 38 has the same characteristics as the phase comparison circuit 36, the phase difference between the two inputs of the phase comparison circuit 38 is
6 shows that the phase difference between the two inputs is the same in absolute value and only has a different sign. That is, when the phase difference between the output clock of the PLL circuit 34 and the burst signal 32B is φ, the phase difference between the output clock of the frequency dividing circuit 48 and the output clock of the PLL circuit 34 is −φ.
即ち、バースト信号32Bと、分周回路48の出力クロ
ックとは同位相になる。That is, the burst signal 32B and the output clock of the frequency dividing circuit 48 have the same phase.
このようにして、出力端子46には、ジッターを含む映
像信号に追従するクロックが得られる。In this way, a clock that follows the video signal including jitter is obtained at the output terminal 46.
本実施例では、バースト信号周波数に位相ロックさせて
いるが、水平同期信号に位相ロックさせてもよい。In this embodiment, the phase is locked to the burst signal frequency, but the phase may be locked to the horizontal synchronization signal.
し発明の効果]
以上の説明から容易に理解できるように、本発明によれ
ば、非常に簡単な構成で、ジッターを含む映像信号に追
従するクロック信号を得ることができる。また、回路製
造の際の調整要素も少なくて済み、簡単に高精度を得ら
れる。Effects of the Invention] As can be easily understood from the above description, according to the present invention, a clock signal that follows a video signal including jitter can be obtained with a very simple configuration. In addition, fewer adjustment elements are required during circuit manufacturing, and high accuracy can be easily achieved.
第1図は本発明の一実施例の構成ブロック図、第2図は
従来例の構成ブロック図、第3図は映像信号の波形図で
ある。
30:映像信号入力端子 34 : PLL回路 36
.38:位相比較回路 40:加算器 42:ループ・
フィルタ 44:電圧制御発振器 46:クロック出力
端子 48:分周回路FIG. 1 is a configuration block diagram of an embodiment of the present invention, FIG. 2 is a configuration block diagram of a conventional example, and FIG. 3 is a waveform diagram of a video signal. 30: Video signal input terminal 34: PLL circuit 36
.. 38: Phase comparison circuit 40: Adder 42: Loop
Filter 44: Voltage controlled oscillator 46: Clock output terminal 48: Frequency divider circuit
Claims (1)
る回路であって、入力映像信号の同期信号と目的のクロ
ックに応じたクロックとを位相比較する第1の位相比較
手段と、入力映像信号の当該同期信号と入力映像信号の
バースト信号とを位相比較する第2の位相比較手段と、
当該第1及び第2の位相比較手段の出力を加算する加算
手段と、当該加算手段の出力に応じた周波数で発振する
発振手段とからなることを特徴とするクロック発生回路
。A circuit that generates a clock of a predetermined frequency that follows an input video signal, the first phase comparison means for comparing the phases of a synchronization signal of the input video signal and a clock corresponding to a target clock; a second phase comparison means for comparing the phases of the synchronization signal and the burst signal of the input video signal;
A clock generation circuit comprising: an addition means for adding the outputs of the first and second phase comparison means; and an oscillation means for oscillating at a frequency according to the output of the addition means.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1251290A JP2800305B2 (en) | 1989-09-27 | 1989-09-27 | Clock generation circuit |
US08/299,811 US5745314A (en) | 1989-09-27 | 1994-09-01 | Clock generating circuit by using the phase difference between a burst signal and the oscillation signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1251290A JP2800305B2 (en) | 1989-09-27 | 1989-09-27 | Clock generation circuit |
Publications (2)
Publication Number | Publication Date |
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JPH03113975A true JPH03113975A (en) | 1991-05-15 |
JP2800305B2 JP2800305B2 (en) | 1998-09-21 |
Family
ID=17220607
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1251290A Expired - Fee Related JP2800305B2 (en) | 1989-09-27 | 1989-09-27 | Clock generation circuit |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0767589A2 (en) * | 1995-10-06 | 1997-04-09 | SAMSUNG ELECTRONICS Co. Ltd. | Clock signal generator |
JP2004208314A (en) * | 2002-12-23 | 2004-07-22 | Agilent Technol Inc | System and method for correcting phase locked loop tracking error using feed-forward phase modulation |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63232713A (en) * | 1987-03-20 | 1988-09-28 | Toshiba Corp | Phase locked loop circuit |
-
1989
- 1989-09-27 JP JP1251290A patent/JP2800305B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63232713A (en) * | 1987-03-20 | 1988-09-28 | Toshiba Corp | Phase locked loop circuit |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0767589A2 (en) * | 1995-10-06 | 1997-04-09 | SAMSUNG ELECTRONICS Co. Ltd. | Clock signal generator |
EP0767589A3 (en) * | 1995-10-06 | 1999-07-07 | SAMSUNG ELECTRONICS Co. Ltd. | Clock signal generator |
JP2004208314A (en) * | 2002-12-23 | 2004-07-22 | Agilent Technol Inc | System and method for correcting phase locked loop tracking error using feed-forward phase modulation |
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JP2800305B2 (en) | 1998-09-21 |
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