KR19990030559A - 전자 묘화의 2차 전자 근접효과와 실리콘 산화를 이용한 실리콘단전자 트랜지스터 제작방법 - Google Patents
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Abstract
본 발명은 전자빔의 2차 전자의 근접효과를 이용한 묘화 및 실리콘 산화를 이용한 단전자 트랜지스터 제작방법에 관한 것으로서, 실리콘 기판위에 전자빔 레지스트를 입히는 제 1 공정과, 전자빔 묘화에 의해 게이트, 소스, 양자점 및 드레인 영역을 노광하되, 소스와 양자점 및 양자점과 드레인 사이에 소정폭의 공백을 두고 전자빔 묘화를 행하여 전자빔의 2차 전자의 근접효과에 의해 소스와 양자점 및 양자점과 드레인 사이에 각각 소스와 드레인의 선폭보다 좁은폭의 가는 세선이 노광되게하는 제 2 공정과, 묘화된 부분에 실리콘 산화막을 입히고 이 산화막을 마스크로 사용하여 실리콘을 에칭하는 제 3 공정과, 실리콘 열적 산화를 수행하여 상기 가는 허리모양의 가는 세선을 절연하여 소스와 양자점 및 양자점과 드레인간에 전기적으로 절연된 터널링 접합이 이루어지게하는 제 4 공정을 포함하여, 단전자 트랜지스터의 구조에서 가장 중요한 터널 접합을 전자빔의 2차 전자의 근접효과를 이용한 묘화와 실리콘 산화 공정을 이용하여 제작할 수 있다는 장점이 있다.
Description
본 발명은 반도체 소자 기술 분야에서 실리콘 단전자 트랜지스터를 제조하는 방법에 관한 것으로서, 특히, 전자빔 묘화의 2차 전자에 의한 근접효과와 실리콘 열적 산화를 이용한 터널링 접합 형성 및 이를 기반으로 한 수십 nm급 실리콘 단전자 트랜지스터의 제조 방법에 관한 것이다.
일반적으로 단전자 트랜지스터는 도 4와 같이 구성되었있다. 도 4를 참조하면, 단전자 트랜지스터는 소스(Source)(10), 게이트(Gate)(20), 드레인(Drain)(30), 그리고 상기 소스(10)와 드레인(30) 사이에 존재하는 양자점(Quantum Dot)(40)으로 구성되어 있으며, 상기 소스(10)와 양자점(40) 그리고 양자점(40)과 드레인(30)은 가는 선으로 연결되어 있지만 전기적으로는 절연되어 있다.
이 때, 전자는 소스(10)에서 양자점(40)으로 다시 양자점(40)에서 드레인(30)으로 터널링에 의해 이동하게 되는데, 게이트의 전압이 전자의 터널링을 한 개씩 제어한다.
단전자 트랜지스터에서 가장 중요한 곳은 터널링 접합부분과 양자점의 크기로, 이것들이 단전자 트랜지스터의 동작 특성을 결정하게 된다. 단전자 트랜지스터가 상온에서 동작하기 위해서는 크기가 적어도 수십 nm 이하가 되어야 한다.
따라서, 종래에는 이러한 상온 단전자 트랜지스터를 제조하기 위해서는 10nm의 선폭을 구현할 수 있는 고성능의 전자빔 묘화 장치가 필요하였다.
따라서, 본 발명에서는 2차 전자의 근접 효과를 이용하여 전자빔 크기 보다 작은 양자 세선을 만들고, 이를 실리콘 산화 공정으로 소스와 양자점 사이에 터널링 접합을 형성시켜서, 고성능의 전자빔 묘화 장치에 의존하지 않고, 기존의 저성능 전자빔 묘화 장치로도 쉽게 실리콘 단전자 트랜지스터를 만들 수 있게 하는 방법을 제공하고자 한다.
본 발명에서 제공하는 실리콘 단전자 트랜지스터 제작방법은 실리콘 기판위에 전자빔 레지스트를 입히는 제 1 공정과, 전자빔 묘화에 의해 게이트, 소스, 양자점 및 드레인 영역을 노광하되, 소스와 양자점 및 양자점과 드레인 사이에 소정폭의 공백을 두고 전자빔 묘화를 행하여 전자빔의 2차 전자의 근접효과에 의해 소스와 양자점 및 양자점과 드레인 사이에 각각 소스와 드레인의 선폭보다 좁은폭의 가는 세선이 노광되게하는 제 2 공정과, 묘화된 부분에 실리콘 산화막을 입히고 이 산화막을 마스크로 사용하여 실리콘을 에칭하는 제 3 공정과, 실리콘 열적 산화를 수행하여 상기 가는 허리모양의 가는 세선을 절연하여 소스와 양자점 및 양자점과 드레인간에 전기적으로 절연된 터널링 접합이 이루어지게하는 제 4 공정을 포함하여 이루어진다.
도 1은 단전자 트랜지스터의 CAD도,
도 2는 전자빔 묘화시 1차 전자 및 2차 전자에 의한 노광 영역의 표시도,
도 3은 본 발명의 일 실시예에 따른 단전자 트랜지스터의 제조 공정도,
도 4는 본 발명의 일 실시예에 따른 단전자 트랜지스터의 최종 구성도.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 소스(Source) 20 : 드레인(Drain)
30 : 게이트(Gate) 40 : 양자점(Quantum Dot)
11 : 소스 및 드레인의 선폭(Wsd)
12 : 양자점과 게이트 사이의 거리
13 : 소스와 양자점 및 양자점과 드레인 사이의 빈 공백
14 : 양자점의 크기 51 : SIMOX 실리콘 기판
52 : SIMOX 실리콘의 산화막 53 : SIMOX 실리콘 막
54 : 전자빔 레지스트 막 55 : ERC 에칭을 위한 실리콘 산화막
이하, 첨부된 도면을 참조하여 본 발명의 방법을 좀더 상세히 설명한다.
도 1은 단전자 트랜지스터의 CAD도이고, 도 2는 전자빔 묘화에 의해 생성된 노광 영역의 표시도이고, 도 3은 본 발명의 일 실시예에 따른 단전자 트랜지스터의 제조 공정도이고, 도 4는 본 발명의 일 실시예에 따른 단전자 트랜지스터의 구성도이다.
도 1은 단전자 트랜지스터를 제작하기 위한 CAD(Computer Aided Design)도로서, 도 1을 참조하면, 본 발명의 방법에 의해 단전자 트랜지스터를 제작하기 위해서는 소스(10)와 양자점(40) 그리고 양자점(40)과 드레인(30) 사이에 너비가 Wg인 빈 공백(13)을 둔다. 이 때, 상기 빈 공백(13)의 너비를 얼마로 할 것인지는 가속 전압이나, 전자빔의 크기등 전자빔의 특성 및 전자빔 레지스터의 특성에 의해 결정된다.
도 2는 상기 빈 공백(13)이 전자빔 묘화에서 2차 전자(secondary electron)의 영향으로 소스(혹은 드레인)의 선폭 Wsd(도 1의 11) 보다 작은 가는 허리 모양의 세선(50)이 되는 것을 보여주고 있다. 여기서 선폭 Wsd는 전자빔의 빔 크기와 비슷하다. 이 때, 상기와 같이 가는 허리 모양의 세선을 형성하기 위해서는 전자빔을 노광하다가 빈 공백 즉, 몇칸의 스캔 스텝(scan step)을 노광하지 않고 지나서 다시 노광하면 되는데, 이와 같이 노광하면 상기 전자빔으로 노광하지 않은 빈 공백 사이를 2차 전자에 의한 근접효과로 노광하게 되어 노광한 영역보다 가는 세선을 만들 수 있게 된다. 이 과정이 본 발명의 핵심이라고 할 수 있다. 이 방법에 따르면 전자빔 묘화 후 소스(10)와 양자점(40) 그리고 양자점(40)과 드레인(30) 사이의 빈 공백은 허리 모양의 가는 세선(50)으로 연결된다.
도 3은 본 발명의 일 실시예에 따른 단전자 트랜지스터의 제조 공정도로서, 도 3a는 SIMOX 기판(51, 52, 53) 위에 수십 nm 두께의 이층의 전자빔 레지스트(54)를 스핀 코팅(spin-coating)하는 공정을 나타내고, 도 3b는 상기 결과물에 전자빔 묘화 후, 노출 부분에 ECR(Electron Cyclotron Resonance) 열적 산화막(plasma oxidation(SiO2)(55)을 형성하는 공정을 나타내고, 도 3c는 상기 제 1 공정에서 생성된 전자빔 레지스트(54)를 제거하는 공정을 나타내고, 도 3d는 상기 제 2 공정에서 생성된 제 2 실리콘 산화막(SiO2)(55)을 마스크로 이용하여 상기 실리콘막(Si)(53)을 ECR 에칭한 후, 마지막으로 소스와 양자점(quantum dot), 그리고 상기 양자점과 드레인 사이에 허리 모양의 세선 부분에 터널링 구조(56)를 형성하기 위하여 실리콘 열적 산화시키는 공정을 나타낸다. 이 때, 상기 실리콘 산화 공정의 또 다른 효과는 양자점의 크기를 줄여 단전자 트랜지스터의 동작 온도를 높여 준다는 것이다.
도 4는 본 발명의 일 실시예에 따른 단전자 트랜지스터의 최종 구성도로서, 도 4를 참조하면, 본 발명의 단전자 트랜지스터는 소스(Source)(10), 게이트(Gate)(20), 드레인(Drain)(30), 그리고, 상기 소스(10)와 드레인(30) 존재하는 양자점(Quantum Dot)(40)으로 구성되어 있다. 상기 소스(10)와 양자점(40), 그리고 상기 양자점(40)과 상기 드레인(30) 사이는 허리 모양의 가는 세선(50)으로 연결되어 있지만, 실리콘 산화 공정으로 인하여 전기적으로 절연된 터널링 접합이 형성되어 있다. 도 4에서 빗금친 부분은 실리콘 산화 공정에 의해 실리콘 산화막(SiO2)이 형성된 영역이다. 그리고, 게이트(20)는 소스(10), 양자점(40), 그리고 드레인(30)과 한 평면상에 위치하고 있으며, 양자점의 전위를 변화시켜 전자를 하나씩 터널링하게 한다.
상기와 같은 본 발명의 방법은 2차 전자의 근접효과를 이용한 전자빔 묘화로 전자빔 크기 보다 작은 양자 세선을 만들 수 있다. 이 방법을 이용하여 소스와 양자점 그리고 양자점과 드레인 사이를 허리 모양의 세선으로 연결하고, 이 세선을 실리콘 산화 공정으로 절연하여 터널링 접합을 형성함으로서 기존의 전자빔 묘화 장비를 이용하여 단전자 트랜지스터를 손쉽게 제조할 수 있다.
Claims (2)
- 단전자 트랜지스터의 제조방법에 있어서,실리콘 기판위에 전자빔 레지스트를 입히는 제 1 공정과,전자빔 묘화에 의해 게이트, 소스, 양자점 및 드레인 영역을 노광하되, 소스와 양자점 및 양자점과 드레인 사이에 소정폭의 공백을 두고 전자빔 묘화를 행하여 전자빔의 2차 전자의 근접효과에 의해 소스와 양자점 및 양자점과 드레인 사이에 각각 소스와 드레인의 선폭보다 좁은폭의 가는 세선이 노광되게하는 제 2 공정과,묘화된 부분에 실리콘 산화막을 입히고 이 산화막을 마스크로 사용하여 실리콘을 에칭하는 제 3 공정과,실리콘 열적 산화를 수행하여 상기 가는 허리모양의 가는 세선을 절연하여 소스와 양자점 및 양자점과 드레인간에 전기적으로 절연된 터널링 접합이 이루어지게하는 제 4 공정을 포함하여 이루어진 것을 특징으로 하는 단전자 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 단전자 트랜지스터 제조방법은SOI(Silicon On Insulator) 웨이퍼를 이용하여 소스, 드레인, 도트 그리고 게이트를 한 평면에 위치하는 것을 특징으로 하는 단전자 트랜지스터 제조방법.
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