KR19990029032A

KR19990029032A - 램이 분배되어 있고 증가된 셀 유용성을 갖는필드프로그램가능 게이트 어레이

Info

Publication number: KR19990029032A
Application number: KR1019980700335A
Authority: KR
Inventors: 씨. 퍼텍 프레드릭; 티. 메이슨 마틴; 비. 루킹 로버트
Original assignee: 페레고스 조지, 마이크 로스; 아트멜 코포레이숀
Priority date: 1996-05-20
Filing date: 1997-05-09
Publication date: 1999-04-15
Also published as: DE69730254D1; KR100429063B1; EP1150431A1; US6292021B1; DE69711159D1; EP1143336B1; EP1158403B1; DE69721342T2; US5894565A; DE69721344D1; EP1150431B1; DE69730254T2; CN1105970C; DE69721343T2; DE69711159T2; CN1194702A; EP0846289B1; WO1997044730A1; EP1158402B1; US6014509A

Abstract

필드 프로그램가능 게이트 어레이는 프로그램가능 논리 셀(11,12)의 매트릭스와, 로컬 및 익스프레스 버스 라인(19,21,23,25)의 버스 네트워크를 포함한다. 버스 네트워크는 매트릭스를 셀 블록(15)으로 효율적으로 분할하며, 각각의 블록은 자신의 개별적인 로컬 버스 라인 세트를 갖는다. 익스프레스 버스 라인은 로컬 버스 라인을 익스프레스 버스 라인에 접속시키는 리피터 스위치 유닛(27)에 의해 셀의 하나 이상의 블록을 지나 연장된다. 블록 사이의 경계(13)에서 로우 및 컬럼으로 정렬된 리피터를 갖는 블록으로 셀을 그룹하는 하는 것은 RAM 블록(83), 다른 메모리 구조체, 특수 논리 구조체 또는 버스 네트워크에 접속된 다른 전용 기능 소자로 채워질 수 있는 블록 코너에 있는 공간에 의해 달성된다. RAM 블록(83), 다른 메모리 구조체, 특수 논리 구조체 또는 다른 전용 기능 소자는 버스 네트워크에 접속된다. RAM 블록(도 13)은 버스 라인(86,178,179)을 통해 어드레스 설정된 단일 또는 이중 포트 SRAM(85)이 될 수 있다.

Description

램이 분배되어 있고 증가된 셀 유용성을 갖는 필드 프로그램가능 게이트 어레이

디지털 논리는 사용자가 구성할 수 있도록 하기 위해 통상적으로 비휘발성 EPROM 또는 EEPROM 메모리 셀 기술을 채택하는 하드와이어식 응용 사양 집적회로(ASIC), 마스크 또는 휴즈 프로그램식 주문 게이트 어레이(CGA), 프로그램가능 어레이 로직(PAL), 프로그램가능 로직 어레이(PLA) 및 다른 프로그램가능 논리 소자(PLD)를 포함하는 여러 종류의 이용가능한 집적회로 구성을 이용하고, 칩 각각의 파워-업 동안 설정되는 SRAM 구성 비트를 이용하는 필드 프로그램가능 게이트 어레이(FPGA)를 이용함으로써 달성될 수 있다. 이러한 다양한 구조 중에서, 사용자가 프로그램가능하고, 소거가능하며, 재프로그램가능한 능력을 갖는 구조가 미리 결정되어 있거나 단지 한 번만 프로그램가능한 기능을 갖는 구조 보다 바람직하다. FPGA는 매우 복잡한 논리 기능을 수행할 수 있으며, 이러한 소자에 프로그램될 2-레벨의 곱의합(sum-of-products) 형태로 변환될 필요가 없다. SRAM 제어식 스위치는 소자를 매우 용이하게 재구성하기 위해 상이한 기능을 갖도록 허용할 뿐만 아니라 고속 연산을 위해 최적화된다.

현재는 광범위하고 다양한 FPGA가 이용가능하며, 이 FPGA는 자신의 복잡한 성분 논리 셀뿐만이 아닌 제공된 상호접속 자원에 따라 상이하다. FPGA는 예를 들어 미국특허 4,706,216호, 4,758,985호, 5,019,736호, 5,144,166호, 5,185,706호, 5,231,588호, 5,278,688호, 5,296,759호, 5,343,406호, 5,349,250호, 5,352,940호, 5,408,434호 및 다른 많은 특허에 개시되어 있다.

통상적인 FPGA 구조는 인접한 논리 셀과 버스 라인 네트워크 사이를 직접 연결하고, 매트릭스내의 셀의 로우 및 컬럼 사이의 분산된 네트워크를 연결함으로써 형성된 프로그램가능한 상호접속 구조에 의해 서로 선택적으로 연결될 수 있는 구성가능한 논리 셀의 2차원 어레이 또는 매트릭스로 구성된다. 매트릭스의 주위로, 한 세트의 입력/출력 패드가 버스 네트워크와 주위 논리 셀에 접속됨으로써, 신호가 칩 안으로 그리고 칩 밖으로 전달될 수 있다. 각각의 개별적인 논리 셀은 상대적으로 단순한 논리 기능을 수행하도록 프로그램된다. 통상적으로, 각각의 논리 셀은 입력/출력 선택 논리회로(MUX), 조합 논리, 동기 연산을 위한 하나 이상의 저장 소자(플립플롭 레지스터), 순차 논리를 수행하기 위한 하나 이상의 내부 피드백 라인을 포함한다. 일부 FPGA에 있는 셀의 조합 논리는 선택가능한 입력 구성을 가질 수 있는 미리 결정된 논리 게이트 형태로 구성될 수 있다. 그러나, 바람직한 FPGA 셀은 광범위하고 다양한 논리 기능을 제공하기 위해 룩업 테이블 메모리(구성된 SRAM)를 이용한다. 룩업 테이블의 메모리 셀은 데이터 비트 세트를 저장하며, 이 비트의 값은 특정 기능에 대한 진리 테이블에 대응한다. 메모리 어드레스 라인에 제공된 한 세트의 입력 신호는 메모리에게 1-비트 출력을 제공하며, 이 1-비트 값은 입력 신호에 의해 설정된 어드레스에 저장된 값이다. 그러므로, 룩업 테이블 메모리는 메모리내에 저장된 진리 값에 의해 미리 결정된 기능을 수행한다. 상호접속 구조는 각각의 셀과 매트릭스의 동일한 로우 또는 컬럼에 있는 가장 인접한 셀 사이의 직접 접속을 제공한다. 미국특허 5,296,759호는 대각선 방향으로 인접한 셀에 한 방향으로의 접속을 제공한다. 직접 셀대 셀의 접속에 더하여, 한 세트의 "로컬" 버스 라인은 셀과 버스 네트워크 사이의 접속을 제공한다. 규칙적으로 이격된 구성가능한 스위치는 리피터 유닛이라 불리며, 짧은 로컬 버스 세그먼트를 더 긴 익스프레스 버스에 접속시킨다. 리피터는 규칙적으로 로우 및 컬럼으로 정렬되어, 전체 어레이를 셀 블록으로 분할한다. 하나의 통상적인 구성은 64개의 논리 셀 그룹이 8×8 블록으로 구성되며, 각 블록은 연관된 로컬 버스 세그먼트 세트를 갖는다. 로컬 버스 세그먼트와는 달리, 익스프레스 버스는 리피터를 지나는 하나 이상의 셀 블록을 연결하여 신호가 상이한 셀 블록들 사이를 경유하도록 한다. 익스프레스 버스 라인은 로컬 버스 세그먼트만을 지나 논리 셀에 접근하여 익스프레스 버스 라인상의 신호 전달 지연을 감소시키게 된다.

FPGA 설계자는 소자의 속도 및 기능적 유연성을 증가시키기 위한 시도를 계속하고 있다. 예를 들어, 개별적인 논리 셀의 기능 성능을 향상시키면서, FPGA 구조의 근본 특징이 되는 셀을 작고 단순하게 구성하는 것이 설계 목표이다. 개선할 다른 사항은 회로의 전체 셀 유용성이다. 특히, 버스 네트워크와 셀 버스 인터페이스의 많은 트레이드오프와 비효율성에 의해, FPGA 셀은 종종 다른 셀 사이의 신호 경로 설정과 라이트 앵글 턴(right angle turns), 크로스-오버 접속 및 신호 팬아웃을 위한 "와이어-셀"로서만 사용된다. 이상적인 경로 설정은 직접 접속 및 버스 네트워크에 의해서만 제공되는 반면, 논리 셀은 논리용으로만 사용될 것이다. 또한, 개별적인 셀은 상대적으로 단순한 기능을 수행하기 때문에, 일부 설계는 디코딩 및 고속의 캐리 연산과 같은 특수한 기능을 수행하기 위한 전용의 셀을 제공한다. 불행히도, 이러한 특정 기능이 필요치 않으면, 그에 해당하는 셀이 낭비되는 것이다. 셀 설계 그 자체는 어레이 내의 셀 전체 유용성에 기여할 수 있다. 셀은 복수의 입력 및 출력에서 이용가능한 기능에 대해 반사성 및 회전 대칭성을 가져, 신호 터닝 및 셀 어레이의 기능 배치를 단순화시킬 필요성을 감소시키는 것이 바람직하다. 결국, 대부분의 FPGA에서는 사용자가 접근가능한 랜덤 엑세스 메모리(RAM)가 필요하게 된다. 여러 제조자는 이러한 필요에서 단일-칩 메모리를 제공하는 여러 방법을 사용한다. 예를 들어, Altera 는 어레이의 외측 에지에 RAM을 제공하는 반면, Actel 은 논리 셀과 RAM의 교번 밴드를 제공한다. Xilinx 는 논리 셀내에 룩업 테이블 메모리를 제공하여, 이러한 셀에 의해 제공된 기능을 변경시키기 위해 소자 동작 동안 사용자에 의해 갱신될 수 있다.

본 발명의 목적은 버스 네트워크, 직접 셀대 셀 접속 및 소자내의 집적된 사용자접근가능 메모리 성능에 의해 증가된 논리 셀 기능성, 개선된 셀 유용성 및 더욱 효율적인 신호 경로를 갖는 FPGA를 제공하는 것이다.

본 발명은 필드 프로그램가능 게이트 어레이(FPGA)로 알려진 형태의 프로그램가능한 다기능 디지털 논리 어레이 집적 회로에 관한 것으로서, 특히 FPGA와 같은 구조적 논리 셀의 구성과, 직접 셀 사이의 접속의 구성 및 FPGA와 같은 버스 네트워크의 상호접속의 구성에 있어서의 개선에 관한 것이며, 논리적 기능을 수행하기 위해 셀 유용성 및 기능성이 개선되도록 설계된다. 또한 본 발명은 사용자가 접근가능한 메모리 소자를 포함하며 FPGA 소자의 논리 셀에 의한 사용을 위해 일부 메모리 저장 능력을 집적하는 FPGA에 관한 것이다.

도 1은 본 발명의 FPGA 회로의 상면을 나타낸 개략도.

도 2는 셀 사이의 직접 접속을 나타내는, 도 1의 FPGA 회로의 4개의 논리 셀의 상면을 나타낸 개략도.

도 3은 셀대 셀의 직접 연결의 다른 실시예를 나타내는, 본 발명의 FPGA 회로의 4개의 논리 셀의 상면을 나타낸 개략도.

도 4는 버스 네트워크와 RAM을 갖는 도 1의 FPGA 회로의 논리 셀의 4×4 블록의 상면을 나타낸 개략도.

도 5는 도 1의 FPGA 회로의 하나의 논리 셀의 개략적인 논리 레벨 회로도.

도 6은 도 5의 논리 셀에 대한 셀-버스 인터페이스를 나타낸 개략적인 회로도.

도 7 및 8은 본 발명의 FPGA 회로의 2가지 선택적인 논리 셀 실시예를 나타낸 개략적인 논리 레벨 회로도.

도 9 및 10은 본 발명에 대한 클록 및 리셋 신호 분배를 나타내는, 도 1의 FPGA 회로의 부분 상면을 나타낸 개략도.

도 11은 본 발명의 FPGA 회로내의 리피터 스위치 유닛의 엇갈림 배치를 나타내는, 도 4의 셀의 4개의 블록을 상면을 나타낸 개략도.

도 12는 리피터의 로우 및 컬럼 사이의 각각의 블록 코너에 있는 RAM과 같은 전용 기능 소자(DFE)의 배치를 나타내는, 도 1 및 4의 FPGA의 셀의 3×3 블록의 상면을 나타낸 개략도.

도 13은 본 발명의 FPGA 에 대한 RAM 및 RAM-버스를 개략적으로 나타낸 논리 레벨 회로도.

도 14는 도 4에 도시된 버스 네트워크 연결 구조에 대한 선택적인 RAM을 나타내는, 8개 블록의 논리 셀과 이들과 관련된 RAM 블록을 포함하는 본 발명의 FPGA 회로의 상면 부분을 나타낸 개략도.

도 15는 도 14에 있는 대시선으로 그려진 원내의 RAM 블록을 나타낸 확대도.

도 16은 회로에 대한 한 세트의 I/O 패드에 셀의 접속성을 나타내는, 도 1의 FPGA 회로의 주변에 있는 한 세트의 논리 셀을 부분적으로 나타내는 개략도.

도 17은 본 발명의 일실시예에 따라 셀과 패드 인터페이스와, FPGA의 코너 논리 셀을 나타내는 개략적인 논리 레벨 회로도.

도 18은 도 16에 도시된 회로의 I/O 패드에 셀의 선택적인 접속성을 나타내는, 도 1의 FPGA 회로의 주변에서 한 세트의 논리 셀을 부분적으로 나타낸 개략도.

도 19는 도 18에 도시된 접속성의 셀-패드 인터페이스 기록을 개략적으로 나타낸 논리 레벨 회로도.

도 20 및 21은 제3 접속 실시예에 따른 2가지 타입의 I/O 패드에 대한 셀-페드 인터페이스를 개략적으로 나타낸 논리 레벨 회로도.

본 발명의 목적은 사용자 접근가능한 메모리 구조(또는 전용 논리회로)내에, 즉 "전용 기능 소자"로서 고려된 메모리 구조 및 전용 논리회로가, 리피터 스위치 유닛의 로우 및 컬럼의 상호교차점에서 각 블록 논리 셀의 코너에 규칙적으로 공백인 공간내에 제공되는 FPGA 매트릭스를 제공하는 것이다. 한가지 형태의 메모리 구조는 랜덤 엑세스 메모리, 즉 RAM 구조가 될 수 있다. RAM의 어드레스 및 데이터 라인은 버스 라인에 RAM의 기록 인에이블 및 출력 인에이블 제어 포트로서 연결된다. RAM은 단일 포트이거나 이중 포트 SRAM이 될 수 있다. RAM의 인접한 컬럼 쌍은 동일 세트의 버스 라인에 의해 어드레스지정될 수 있다. 메모리 구조는 비휘발성 메모리 구조가 될 수 있다.

본 발명의 다른 목적은 논리 블록 셀과 연관된 로컬 버스 세그먼트를 연결시키는 리피터 스위치 유닛이 N개의 논리 셀 다음에 규칙적으로 이격되어, 셀은 N×N개의 셀 블록으로 분할함으로써, 각각의 블록은 다른 블록과 관련된 로컬 버스 세그먼트가 아닌 관련된 세트의 로컬 버스 세그먼트에만 접속가능한 FPGA 매트릭스를 제공하는 것이다. 리피터 스위치 유닛은 각각의 로컬 버스 세그먼트를 블록의 대향 말단에서 익스프레스 버스 라인에 연결하며, 엇갈리게(stagger) 형성되어 각각의 익스프레스 버스 라인은 로컬 버스 라인, 예를 들어 2N개의 논리 셀 이상의 리피터 유닛과 만나게 된다.

본 발명의 다른 목적은 셀의 동일한 로우 또는 컬럼에 있는 4개의 가장 인접한 논리 셀에 대하여 제1 세트의 직접 연결을 가지며, 4개의 다른 대각선으로 이웃하는 논리 셀에 대해 제2 세트의 직접 연결을 갖는다는 것이다.

본 발명의 또 다른 목적은 룩업 테이블로서의 기능을 하며 사용자 접근가능한 메모리 소자인 한 쌍의 구조체의 형태로된 조합 논리를 포함하는 각각의 논리 셀이 있는 FPGA를 제공하는 것이다. 이러한 구조체는 공통의 입력 세트에 의해 어드레스 지정가능하며, 출력은 동일 세트의 출력에 대해 선택적으로 이용가능하고, 하나의 출력은 레지스터에 선택적으로 엑세스될 수 있으며, 셀에 대한 다른 입력은 메모리 소자를 단일의 더 크며 완전하게 어드레스 지정가능한 메모리 소자로 효율적으로 조합시키기 위해 하나의 또는 다른 메모리 소자 출력에 선택적으로 출력할 수 있다. 2개의 메모리 소자 어드레스 입력은 4개의 직접 접속 입력 또는 하나의 로컬 버스 입력중 어느 것으로부터부터 선택가능한 입력을 수용할 수 있다.

게다가, 글로벌 클록 신호는 선택하기 위한 셀의 각 컬럼에 위치할 수 있으며, 극성을 가지고, 셀의 컬럼내에 있는 복수의 셀의 섹터에 기초하여 인에이블 선택을 갖는다. 글로벌 세트 또는 리셋 신호는 극성을 가지며, 섹터대 섹터에 기초한 인에이블 선택을 가질 수 있다.

I/O 패드는 셀의 매트릭스의 주위에 다중 논리 셀에 접속될 수 있으며, 버스 라인의 다중 로우 또는 컬럼에 접속될 수 있다. 각각의 주변 논리 셀과 버스 라인의 로우 또는 컬럼은 여러 I/O 패드중 어느것에 접속될 수 있다. 버스 라인에만 접속가능한 부가적인 I/O 패드가 제공될 수 있다.

도 1에 있어서, 본 발명의 필드 프로그램가능 게이트 어레이(FPGA) 집적회로는 프로그램가능한 논리 셀(11)의 복수의 로우 및 컬럼으로 구성된 매트릭스 또는 2차원 어레이를 포함한다. 각각의 개별적인 논리 셀(11)은 특정 논리 기능을 수행하도록 프로그램 또는 구성될 수 있다. 이 셀들은 서로 연결되는데, 도 2 또는 3에 도시된 것과 같이 이웃하는 셀에 직접 연결되고 도 4에 도시된 스위치를 연결하여 버스 라인의 네트워크를 구성함으로써, 개별적인 셀 각각에 의해 제공된 더욱 간단한 기능을 갖는 전체 FPGA 소자 또는 칩의 더욱 복잡한 전체 논리 기능을 달성할 수 있다. 그러므로, FPGA 소자에 있어서, 기능은 2-레벨의 곱의 합으로 계산될 필요가 없다. 왜냐하면, 상호접속 구조로 인해 어떤 하나의 논리 셀의 입력에 어떤 다른 논리 셀의 출력을 제공하는 것이 가능해지며, 많은 레벨을 논리를 갖는 기능을 제공할 수 있는 일련의 논리 셀을 형성할 수 있게 된다.

로컬 및 익스프레스 버스 라인과 도 11의 버스 네트워크내의 리피터 스위치의 연결 패턴은 논리 셀의 기본 어레이를 셀의 더 작은 직선형 블록으로 분할한다. 도 1에 대시선으로 표시된 라인(13)은 16개의 논리 셀 그룹이 4×4 정사각형 블록 셀로 구성되는 분할 배열을 나타낸다. 각각의 블록(15)은 도 4 및 11을 참조하여 이하 기술된, 특정 그룹의 논리 셀에 전용인 자신의 세트의 관련 로컬 버스 세그먼트을 갖는 반면, 익스프레스 버스는 논리 셀의 상이한 블록 사이에서 신호 경로를 설정하기 위한 하나 이상의 블록으로 연장된다. 도 1에 도시된 회로는 32개의 로우 및 컬럼 셀(전체 1024 논리 셀)을 갖지만, 이것은 4×4 셀 블록의 8×8 매트릭스로서 구성되고, 다른 소자는 통상적으로 16개의 로우 및 컬럼 셀을 가질 수 있으며, 같은 수의 64(또는 그 이상)개의 로우 및 컬럼 셀을 가질 수 있다. 논리 셀(11)의 블록(15)은 전체 FPGA 소자 모두가 동일한 크기를 가질 필요는 없다. 예를 들어, 소자의 상이한 사각형은 4×4, 6×6 또는 8×8 정사각형 블록 또는 4×6, 4×8, 6×8, 6×12 또는 8×16 사각 블록을 포함할 수 있다.

또한, FPGA 회로는 버스 라인과 셀의 매트릭스의 주위를 따라 있는 논리 셀에 접속된 입력/출력 패드(17)를 가짐으로써, 신호는 칩으로 그리고 칩으로부터 전달될 수 있다. 입출력 패드 접속의 상세한 설명은 도 16 내지 21을 참조하여 이하에 기술될 것이다.

도 2는 회로의 일실시예에 대한 셀대 셀 직접 연결을 나타낸다. 각각의 논리 셀(11)은 동일한 제1 세트의 A 출력과 동일한 제2 세트의 B 출력을 갖는다. 어떤 셀로부터의 A 출력은 출력 셀로서 동일한 로우 또는 컬럼에서 4개의 인접한 가장 가까운 논리 셀에 모두 접속된다. 이와 유사하게, 셀로부터의 B 출력은 4개의 가장 인접한 셀에 접속된다. 또한, 각각의 논리 셀은 4개의 가장 인접한 셀의 각각의 A 출력에 의해 출력된 신호를 수신하는 한 세트의 A 입력(An, Ae, As, Aw)을 갖는다. 결국, 각각의 논리 셀은 4개의 가장 인접한 셀의 각각의 B 출력에 의해 출력된 신호를 수신하는 한 세트의 B 입력(Bn, Be, Bs, Bw)을 갖는다. 그러므로, 동일한 로우 또는 컬럼에 있는 어떤 2개의 이웃하는 셀 사이에는 각 방향으로 나가는 2개의 경로를 갖는 4개의 연결 신호 경로가 있다.

도 3은 본 발명에 따른 FPGA 회로의 다른 실시예에 대한 셀대 셀 직접 연결을 나타낸다. 이 실시예에서, 각각의 논리 셀(12)은 동일한 제1 세트의 A 출력과, 동일한 제2 세트의 B 출력을 갖는다. 어떤 셀로부터의 A 출력은 출력 셀로서 동일한 로우 또는 컬럼에서 4개의 가장 인접한 셀에 모두 접속되며, 어떤 셀로부터의 B 출력은 4개의 대각선으로 인접한 셀에 접속된다. 또한, 각각의 논리 셀은 수신 셀로서 동일한 로우 또는 컬럼에서 4개의 가장 인접한 셀의 각각의 A 출력에 의해 출력된 신호를 수신하는 한 세트의 A 입력(An, Ae, As, Aw)을 가지며, 4개의 대각선으로 인접한 셀의 각각의 B 출력에 의해 출력된 신호를 수신하는 한 세트의 B 입력(Bnw, Bne, Bse, Bsw)을 갖는다. 그러므로, 각각의 논리 셀은 8개의 인접한 셀에 모두 연결되며, 어떤 2개의 셀 사이에는 각 방향에 하나씩 2개의 연결 신호 경로가 있다.

도 4는 FPGA 회로에 있는 셀과 버스 연결을 나타낸다. 단일 블록에 있는 논리 셀(11)의 4×4 그룹은 셀의 로우 및 컬럼 사이에서 분배된 버스 라인을 갖는다. 특히, 논리 셀의 각 컬럼에 인접한 3개의 수직 버스 라인(19)이 5 세트 있으며, 논리 셀의 각 로우에 인접한 3개의 수평 버스 라인(21)이 5 세트 있다. 각 세트의 3개의 버스 라인은 하나의 로컬 버스 라인(23)과, 2개의 익스프레스 버스 라인(25)을 포함한다. 논리 셀(11)은 로컬 버스 라인(23)에만 직접 연결되며, 익스프레스 버스 라인(25)에 대한 접근은 셀의 각 블록의 주위에 위치한 접속성 리피터 유닛(27)에 있는 로컬 버스 라인을 통해서만 간접적으로 연결된다. 도 11을 참조하여 이하 기술될 것과 같이, 리피터(27)는 엇갈린 배치로 형성된 버스 구성을 가짐으로써 각각의 익스프레스 버스 라인은 4개의 셀이 아닌 8개의 셀 마다 리피터와 만나게 된다. 각각의 논리 셀(11)은 특정 논리 셀이 위치하는 셀의 각각의 로우 및 컬럼에 인접한 5개의 수직 로컬 버스 라인과 5개의 수평 로컬 버스 라인에 논리 셀을 연결하는 10개의 양방향 데이터 버스 라인(29)을 갖는다. 이러한 10개의 양방향 라인(29)(도 6에 V0-V4, H0-H4로 표시)는 도 6을 참조하여 이하 더 상세히 기술된 방식으로 이들의 대응하는 논리 셀에 연결되어, 셀 입력(A_L, B_L, C_L, D_L)과 셀 출력(도 5 및 6에서의 L)을 통하는 데이터 신호 경로가 논리 셀과 버스 네트워크 사이에서 통신(입출력)되도록 한다.

도 5에 있어서, 본 발명의 FPGA에서의 논리 셀은 4 세트의 입력을 포함하는데, 이 입력은 A 입력(이웃하는 셀로부터 직접 연결 An, Ae, As, Aw와 로컬 버스 입력 A_L)으로 표시된 입력과, B 입력(이웃하는 셀로부터 직접 연결 Bn, Be, Bs, Bw와 로컬 버스 입력 B_L)과, C_L로 표시된 제3 로컬 버스 입력과, D_L로 표시된 제4 로컬 버스 입력을 포함한다. 또한 로컬 셀은 3 세트의 출력을 포함하는데, 4개의 이웃하는 셀의 각각의 A 입력과 B 입력에 연결된 A 출력과 B 출력 또한, 로컬 버스 출력 L을 포함한다. A 및 B 출력과 직접 A 및 B 입력은 도 2를 참조하여 기술되었듯이 연결된다. 셀의 로컬 버스 입력(A_L, B_L, C_L, D_L)과 로컬 버스 출력(L)은 도 4에 기술되었고 도 6에 더욱 상세히 기술될 연결 신호 경로(29)를 통해 10개의 이웃하는 수평 및 수직 로컬 버스 라인(23)에 연결된다. 특히, 도 6에 있어서, 로컬 버스 연결 신호 경로(H0-H4, V0-V4)는 대응하는 패스 게이트(31)를 통해 셀 내의 5개의 중간 신호 라인(33₀-33₄)중 하나에 연결된다. 각각의 중간 신호 라인(33₀-33₄)은 2개의 로컬 버스 연결 신호 경로중 하나, 이들중 하나는 수직 버스 라인(경로 V0-V4를 통하여)에 대응하며, 다른 하나는 수평 버스 라인(경로 H0-H4를 통하여)에 연결되는 하나에 패스 게이트(31)에 의해 결합될 수 있다. 결과적으로, 각각의 5개의 중간 신호 라인(33₀-33₄)은 4개의 버스 입력 선택 멀티플렉서(35_A-35_D)에 연결된다. 그러므로, 각각의 멀티플렉서(35_A-35_D)는 각각 중간 신호 라인(33₀-33₄)에 해당하는 5개의 입력을 갖는다. 각 멀티플렉서(35_A-35_D)의 출력은 셀의 4개의 로컬 버스 입력(A_L, B_L, C_L, D_L)을 형성한다. 그러므로, 논리 셀이 연결되는 10개의 이웃하는 로컬 버스 라인중 어느 하나는 패스 게이트(31)과 멀티플렉서(35_A-35_D)의 선택에 의해 구성된 4개의 로컬 버스 입력중 어느 하나에 입력 신호를 제공할 수 있다. 또한, 논리 셀에 대한 로컬 버스 출력 L은 한 세트의 패스 게이트(37)를 통해 5개의 중간 신호 라인(33₀-33₄)에 접속된다. 그러므로, 출력 L은 패스 게이트(37, 31)로서 구성된 것과 같이, 10개의 이웃하는 로컬 버스 라인중 어느것에 출력 신호를 제공하도록 연결될 수 있다. 만일 원한다면, 출력 L은 대응하는 연결 패스 게이트(31)를 모두 인에이블시킴으로써, 수평 버스 라인과 수직 버스 라인에 동시에 연결될 수 있다. 일반적으로, 중간 신호 라인(3)중 하나는 로컬 버스 출력 L의 사용을 위해 패스 게이트(37)에 의해 선택되는 반면, 다른 4개의 중간 신호 라인(33)은 로컬 버스 입력 신호의 수신을 위해 멀티플렉서(35_A-35_D)(그리고 대응하는 출력 패스 게이트(37)를 디스에이블)함으로써 선택되고, 사용자는 만일 특별한 피드백 경로가 필요한 경우, 로컬 버스 출력 L로부터 로컬 버스 입력 A_L, B_L, 또는 D_L중 어느 것으로 피드백 경로를 제공하기 위해 출력 패스 게이트(37)와 입력 선택 멀티플렉서(35_A-35_D)를 구성하는 선택을 갖는다(도 5에 도시된 바와 같이, 내부 셀 구조는 이미 멀티플렉서(39)에 의해 피드백 대 C_L로컬 버스 입력의 선택이 허용된다).

도 5에 있어서, 각 논리 셀의 내부 논리는 A, B 및 C 입력에 의해 어드레스 지정가능한 2개의 8-비트 룩업 테이블(L.U.T.)을 포함할 수 있다. 통상적으로 룩업 테이블은 판독 전용 메모리, 즉 FPGA 소자의 초기 구성 동안 로딩되고, 동작 동안에는 동적으로 재프로그램될 수 없는 메모리로서 동작하는 정적 RAM 메모리 셀로 구성된다. A 입력 세트(An, Ae, As, Aw, A_L)는 멀티플렉서(41)에 의해 수신되고 그들중 하나가 선택된다. 이 A 멀티플렉서중 선택된 출력은 제1 L.U.T.(45)의 a₀어드레스 입력과, 제2 L.U.T.(47)의 a₁어드레스 입력에 연결된다. 이와 마찬가지로, B 입력 세트(Bn, Be, Bs, Bw, B_L)는 B 입력 선택 멀티플렉서(43)에 의해 선택되고, 선택된 출력은 제2 L.U.T.(47)의 a₀어드레스 입력과, 제1 L.U.T.(45)의 a₁어드레스 입력에 연결된다. 제3 멀티플렉서(39)는 피드백 라인(40)으로 로컬 버스 입력 C_L과 내부 피드백 신호를 수신하며, 그들 중 하나는 제1 및 제2 L.U.T.(45,47)의 a₂어드레스 입력에 출력한다. 논리 셀은 다양한 조합 논리를 제공하기 위해 2개의 8-비트 룩업 테이블(45,47)을 사용한다. 2개의 L.U.T.(45,47)의 SRAM 메모리 셀은 특정 논리 함수에 대한 진리표에 대응하는 값을 갖는 한 세트의 데이터 비트를 저장한다. 한 세트의 입력 신호가 L.U.T. 의 각각에서 3개의 어드레스 입력(a₀-a₂)으로 제공되면, 2개의 테이블은 입력 신호에 의해 지시된 어드레스에 저장된 각각의 비트 값을 판독한다. 그러므로, 각각의 L.U.T.(45, 47)는 자신의 각각의 출력(49,51)에 입력 세트의 특정 기능인 1-비트 출력 신호를 제공하며, 여기서 메모리에 의해 수행된 기능은 저장된 진리값에 의해 결정된다.

룩업 테이블 (45,47)의 출력(49,51)은 셀 A 및 B 출력으로 그리고 로컬 버스 출력으로 이끄는 다수의 신호 경로로 분기한다. 특히, L.U.T. 출력(49,51)은 각각의 A 및 B 출력에 출력 신호를 제공하는 출력 라인(56,57)에 각각의 제1 및 제2 출력 멀티플렉서(45,55)에 의해 결합될 수 있는 각각의 데이터 라인(52,53)에 연결된다. 또한, L.U.T. 출력(49,51)은 제3 출력 멀티플렉서(61)에 연결되는 각각의 제2 데이터 라인(59,60)에 접속된다. 멀티플렉서(61)에 사용되는 제어 신호는 로컬 버스 입력 D_L또는 멀티플렉서(62)에 의해 선택된 미리 결정된 논리 레벨 신호("0" 또는 "1")로부터 유도된다. 논리적 "0" 신호가 선택되면, 제3 출력 멀티플렉서(61)는 제2 데이터 라인(59)를 통해 수신된 제1 룩업 테이블(45)의 출력을 그 자신의 출력(63)으로 전달하고, 반면에, 논리적 "1" 신호가 선택되면, 제3 출력 멀티플렉서(61)는 다른 제2 데이터 라인(60)을 통해 수신된 제2 룩업 테이블(47)의 출력을 그 자신의 출력(63)으로 전달한다. 로컬 버스 입력 D_L이 선택되면, 제3 출력 멀티플렉서(61)의 제어는 동적으로 된다. 사실상, 2개의 8-비트 룩업 테이블(45,47)은 단일의 16-비트 룩업 테이블로서 동작하며, 로컬 버스 입력 D_L은 조합된 룩업 테이블에 저장된 바람직한 데이터 비트를 엑세싱하기 위한 제4 어드레스 입력으로서의 기능을 한다. 선택된 제3 멀티플렉서 출력(63)은 2개의 병렬 경로, 하나는 조합적인 또는 등록되지 않은 경로(65)이고, 다른 하나는 플립플롭(66)을 포함하는 등록된 경로로 분할된다. 제4 멀티플렉서 출력(67)은 자신의 출력(69)으로의 2개의 경로중 하나와 연결된다. 또한, 제4 멀티플렉서 출력(69)은 여러개의 병렬 경로로 분할된다. 이러한 경로중 하나(70)는 가능한 선택과 셀의 A 출력에 연결하기 위한 제1 출력 멀티플렉서(54)에 연결되며, 이러한 경로중 다른 하나(71)는 가능한 선택과 셀의 B 출력에 연결하기 위한 제2 출력 멀티플렉서(55)에 연결된다. 제3 경로는 출력 버퍼(73)를 통해 출력 라인(75)에 연결되어, 셀의 로컬 버스 출력 L 에 출력 신호를 제공하게 된다. 출력 버퍼(73)는 다른 멀티플렉서(74)에 의해 제공된 인에이블 신호에 의해 제어된 3상태 버퍼가 될 수 있다. 선택가능한 옵션은 버퍼(73)가 항상 인에이블되는 논리적 "1" 신호와, 전용 버스 라인으로부터 수신된 2개의 동적 출력 인에이블 신호들 OE_H및 OE_V를 포함한다. 제4 멀티플렉서 출력(69)에 해당하는 제4 경로는 로컬 버스 입력 C_L대신에 가능한 선택을 하는 입력 멀티플렉서(39)에 연결되는 피드백 경로(40)이다.

셀의 구조는 상대적으로 간단하고 소형이면서도 매우 플렉서블하다. A 및 B 입력 멀티플렉서(41,43)는 4개의 가장 인접한 셀에 대하여 완전한 대칭을 제공한다. 이와 마찬가지로, 도 6의 로컬 버스 입력 회로는 셀의 로컬 버스 접속 10개 모두에 대한 옵션의 완전한 동일성을 제공한다. 셀의 출력 종료시에, A 및 B 출력이 매칭 옵션으로 제공된다. A 출력은 직접 신호 라인(52)을 통해 등록되지 않은 제1 룩업 테이블(45)의 출력이나, 제2 신호 라인(59), 레지스터(66) 또는 신호 라인(70)을 통해 등록된 제1 룩업 테이블(45)의 출력으로 제공될 수 있다. 또는, A 출력은 제2 신호 라인(60)과 신호 라인(70)을 통해 등록되었거나 등록되지 않은 제2 룩업 테이블(47)의 출력으로 제공될 수 있다. 또는, A 출력은 로컬 버스 입력 D_L이 제4 어드레스 입력으로 동작하기 위해 멀티플렉서(62)에 의해 선택되는 경우 조합된 16-비트 L.U.T. 의 등록되었거나 등록되지 않은 출력으로 제공될 수 있다. 이와 마찬가지로, B 출력은 제2 룩업 테이블(47), 제1 룩업 테이블(45) 또는 조합된 16-비트 룩업 테이블의 출력으로 제공될 수 있으며, 이들 출력중 어느 것도 등록되었거나 등록되지 않을 수 있다. 셀의 로컬 버스 출력 L 로서 동일한 옵션이 이용가능하다.

대칭적이고 플렉서블한 입력 및 출력 선택 옵션에 더하여, 셀 구조의 결과 셀의 입력으로부터 직접 셀대 셀 출력으로의 처리능력이 빨라지게 된다. 셀의 단순한 구조에 의해, 셀의 입력과 출력 사이에는 3개의 회로 소자만이 사용될 수 있다. 특히, A, B, C 및 D 입력 신호는 어드레스 입력 a₀, a₁, a₂또는 룩업 테이블(45,47)에 저장된 데이터 비트로의 엑세스를 집합적으로 제어하는 멀티플렉서(61)의 제어 입력이 도달하기 전에, 단지 하나의 선택 회로, 즉 멀티플렉서(41,43,39 및 62)중 하나를 통과한다. 이와 마찬가지로, 룩업 테이블(45,47)의 출력측에는, 룩업 테이블 출력 라인(49,51)에 제공된 신호가 셀의 A 및 B 출력에 도달하기 위해 단지 하나의 멀티플렉서(54 또는 55)를 통과할 수 있다.

도 7은 본 발명에 따른 하나의 선택적인 논리 셀을 나타낸다. 이 셀은 A, B, C 및 D 입력을 수신하여 선택하는 한 세트의 입력 멀티플렉서(41', 43', 39', 62')를 포함한다. 도 5에 도시된 것과 같은 A 입력은 해당 셀의 동일한 로우 또는 컬럼에서 인접한 가장 이웃한 논리셀로부터 직접 셀대 셀 입력들 An, Ae, As, Aw 를 포함하고, 하나의 논리 버스 입력 A_L를 포함한다. 또한, B 입력은 로컬 버스 입력 B_L과, 대각선으로 인접한 논리 입력으로부터 셀대 셀 입력들 Bnw, Bne, Bse, Bsw 를 포함할 수 있다. 그러므로, B 입력은 도 3에 도시된 셀대 셀 접속에 대응할 수 있다. 입력 멀티플렉서(39')는 로컬 버스 입력 C_L또는 논리 "1" 신호중 하나를 선택한다. 이 멀티플렉서(39')의 출력(42')은 AND 게이트(44')의 하나의 입력에 연결된다. 멀티플렉서(38')는 피드백 라인(34'), 로컬 버스 임력 D_L또는 논리 "1" 신호중 하나를 선택하고, 자신의 출력(40')상의 선택된 신호를 AND 게이트(44')의 다른 입력에 제공한다. 따라서, AND 게이트(44')는 자신의 출력(46')으로 로컬 버스 입력 C_L또는 D_L이나 피드백 신호중 하나를 통과시킬 수 있으며, 로컬 버스 입력 C_L및 D_L(또는 피드백 신호를 갖는 입력 C_L)을 논리적으로 조합하여, 이들 2개의 입력의 논리곱을 형성할 수 있다. AND 게이트(44')를 가진 셀은 단일 셀내에서 한 소자의 어레이 멀티플렉서를 구현할 수 있는 능력을 제공하게 된다. 도 5에 있어서, 입력 멀티플렉서(41', 43')의 선택된 출력은 2개의 8-비트 룩업 테이블(45', 47')의 2개의 어드레스 입력 a₀, a₁에 연결된다. AND 게이트(44')의 출력(46')은 룩업 테이블(45', 47')의 제3 어드레스 입력 a₂에 연결된다.

도 5에 있어서, 룩업 테이블(45', 47')의 출력은 출력 멀티플렉서(54', 55')를 통해 논리 셀의 각각의 A 및 B 출력에 연결된다. 또한, 룩업 테이블(45', 47')은 다른 멀티플렉서(62')에 의해 선택된 것과 같이, 미리 결정된 "0" 또는 "1" 제어 신호 또는 로컬 버스 입력 D_L에 의해 제어된 제3 멀티플렉서(61')에 연결된다. 상기 기술된 바와 같이, 로컬 버스 입력 D_L이 선택된 경우, 2개의 룩업 테이블(45', 47')은 제4 어드레스 입력으로서 동작하는 로컬 버스 입력 D_L을 가진 단일의 16-비트 테이블로 효율적으로 조합된다. 제3 멀티플렉서(61')의 선택된 출력은 등록되지 않은 신호 경로(65'), 등록된 신호 경로상의 플립플롭 레지스터(66') 및 2개의 신호 경로중 하나를 선택하는 멀티플렉서(67')로 구성되는 등록된/등록되지 않은 선택 회로에 연결된다. 그 결과로서의 출력(69')은 멀티플렉서(54', 55')를 통해 셀의 A 및 B 출력에 연결되며, 출력 버퍼(73')를 통해 셀의 로컬 버스 입력 L에 연결된다. 다시, 출력 버퍼(73')는 멀티플렉서(74')에 의해 선택된 출력 인에이블 신호에 응답하는 3상태 버퍼가 될 수 있다. 도 7은 또한 출력 버퍼 회로(73')가 다른 멀티플렉서(72')를 통해 출력 극성 제어를 포함한다.

도 8에 있어서, 본 발명에 따른 다른 선택적인 논리 셀이 2개의 8×1 정적 RAM 을 사용하는데, 이 RAM 은 기록 인에이블을 제공함으로써 소자의 동작 동안 기록가능하게 되고 버스 네트워크로부터 셀로의 데이터 엑세스가 가능하게 된다. 이것으로 셀은 칩 내장 메모리로서 사용되거나, 선택적으로 미리 할당되고 미리 결정된 룩업 테이블에 의해 일반적으로 수행된 논리 기능이 FPGA 소자내에서 다른 셀에 의해 수행된 일부 기능의 결과로서 소자 자체에 의한 동작 동안 동적으로 변경될 수 있게 된다. 이 실시예에 있어서, 입력 멀티플렉서(41", 43", 39")는 A, B, C 에 직접, 로컬 버스 입력 및 피드백 라인(40")에 연결되며, 도 5와 동일한 방식으로 SRAM(45", 47")의 어드레스 입력 a₀, a₁, a₂에 연결된다. SRAM(45", 47")의 출력(49", 51")은 출력 멀티플렉서(54", 55")로 연결되는 플립플롭(66", 68")을 포함하는 등록된 경로와, 등록되지 않은 경로(64", 65")로 각각 분할된다. 멀티플렉서(54", 55")의 출력은 신호 경로(56", 57")를 따라 논리 셀의 셀대 셀에 대한 A, B 출력에 직접 연결되며, 제2 신호 경로(59", 60")를 따라 멀티플렉서(62")에 의해 선택된 신호에 의해 제어된 로컬 버스 출력 선택 멀티플렉서(61")에 연결된다. 이 선택은 미리 결정된 논리적 로우("0")와, 논리적 하이("1")와, 수평 및 수직 로컬 버스로부터 얻어진 각각의 동적 로컬 버스 입력 D_H및 D_V를 포함한다. 만일 동적 로컬 버스 입력 DH 또는 DV가 출력 멀티플렉서(61")를 제어하기 위해 선택되었다면, 2개의 8-비트로 구성된 조합된 16-비트 SRAM 에 대한 제4 어드레스 입력으로서 효율적으로 동작하는 입력은 논리 셀에 대해 선택적으로 디스에이블(미리 결정된 논리적 로우 입력 "0" 에 의해)될 수 있는 기록을 하는 멀티플렉서(82")를 통해 기록 인에이블 신호 WE 자체를 제공한다.

도 9 및 10에 있어서, 각 셀(도 5, 6, 및 8 각각)에 있는 플립플롭 레지스터(66, 66', 66", 68")는 클록 입력과 리셋(또는 세트) 입력을 수신한다. 도 9는 본 발명의 FPGA 에 대한 클록 분배 회로를 나타낸다. 주파수나 위상 또는 이들 모두와 상이할 수 있는 클록 신호를 제공하는 다중 글로벌 클록 라인 CK0-CK7 이 제공된다. 다른 가능한 클록 분배 배열은 멀티플렉서(88)를 부분적으로 차지하는 다른 수의 클록 라인을 포함할 수 있다. 논리 셀(11)의 각 컬럼에는 글로벌 클록 라인 CK0-CK7의 일부 또는 모두에 각각 연결된 입력을 갖는 자신의 클록 선택 멀티플렉서(88)가 제공될 수 있다. 그러므로, 논리 셀(11)의 각 컬럼은 논리 셀(11)의 다른 컬럼과 상이한 클록 신호를 제공할 수 있다. 각 클록 선택 멀티플렉서(88)의 출력은 그 컬럼에 있는 셀 각각에 선택된 클록 신호를 분배하기 위한 메인 컬럼 라인(92)을 형성한다. 논리 셀의 컬럼은 4 또는 8 더욱 일반적으로 말해서 N개의 셀 각각의 섹터들로 부분 분할될 수 있다. 도 9에 있어서 섹터(14)는 4개의 셀로 구성되어 있다. 각 섹터의 셀에 대해, 메인 컬럼 라인(92)으로 분기하는 클록 극성-선택 및 분배-인에이블 회로(94)가 제공된다. 이 회로(94)는 메인 컬럼 라인(92)에 접속된 하나의 입력을 가지며 클록 신호를 수신하는 제1 멀티플렉서(106)와, 미리 결정된 논리적 하이 ("1") 신호를 신호를 수신하는 다른 입력을 포함한다. 만일 클록 신호가 멀티플렉서(106)에 의해 선택된다면, 신호는 논리 셀(11)의 대응 섹터(14)에 분배되지만, 만일 미리 결정된 신호가 선택되었다면, 그 섹터(14)에는 클록 신호가 제공되지 않는다. 회로(94)는 제2 멀티플렉서(108)와 연결되는 분기된 신호 경로(105,107)를 추가로 포함한다. 제2 멀티플렉서의 하나의 입력은 제1 멀티플렉서(106)의 입력(105)로부터 직접 연결되지만, 제1 멀티플렉서의 다른 입력은 인버터(107)를 통과한다. 그러므로, 제2 멀티플렉서(108)는 대응 섹터를 선택하기 위해 클록 신호의 극성을 인에이블 함으로써, 논리 셀(11)의 동일 컬럼에 있는 다른 섹터는 대향 극성을 갖는 클록 신호를 수신할 수 있게 된다. 결국, 셀의 일부 섹터, 글로벌 클록 라인 CK0-CK7에 가장 인접한 가장 위쪽 세트의 섹터가 아닌 섹터는 동일 컬럼에 있는 셀의 인접한 섹터에서 셀로부터 직접 A 출력(110)을 선택적으로 수신할 수 있게 된다.

도 10에 있어서, 컬럼 라인(115)을 리셋하기 위한 글로벌 리셋 라인(114)에 의해 제공된 리셋 신호는 클록 회로(94)와 동일한 방식으로 구성된 리셋 극성-선택 및 분배-인에이블 회로(116)에 의해 논리 셀의 섹터에 의해 미리 결정된 극성을 갖는다.

도 11에 있어서, 논리 셀(11)은 버스 네트워크에 대한 "리피터"(27)라 불리는 한 세트의 연결 스위치가 위치한 경계(13)에서 4×4 블록 셀(15)로 구성된다. 상기 기술된 바와 같이, 버스 네트워크는 논리 셀(11)의 로우 사이에 있는 수평 버스 라인 세트(21)와, 논리 셀(11)의 컬럼 사이에 있는 수직 버스 라인 세트(19)를 포함한다. 각 세트의 버스 라인(19 또는 21)은 셀의 단일 블록(15)으로 한정된 로컬 버스 라인(23)과 다중 셀 블록을 통해 리피터(27)에 의해 연장되는 2개의 익스프레스 버스 라인(23)을 포함한다. 단순화하기 위해, 단지 한 세트의 3개로 구성된 버스 라인(23 및 25)이 셀(11)의 각 로우 및 컬럼에 대해 도시되어 있다. 그러나, 상기 기술된 바와 같이, 도 4에 도시된 바와 같이 셀(11)의 각 로우 및 컬럼에 대해 규칙적인 5 세트의 3개로 구성된 버스 라인(19 및 21)이 있다. 리피터(27)는 로컬 버스 라인(23)으로 하여금 익스프레스 버스 라인(25)에 연결되도록 한다. 로컬 버스 라인만이 논리 셀(11)에 직접 연결된다. 리피터(27)는 엇갈린 배열을 가지는데, 여기서 어떤 하나의 리피터(27)는 로컬 버스 라인(23)과 2개의 익스프레스 버스 라인(25)중 단지 하나 사이의 선택가능한 접속을 제공하고, 연속적인 리피터(27)는 세트내의 선택적인 익스프레스 버스 라인에 접속된다. 그러므로, 각각의 익스프레스 버스 라인(25)은 매 4개의 로우 또는 컬럼이 아닌 셀(11)의 매 8개의 로우 또는 컬럼마다 리피터(27)와 만나게 되는 반면, 각각의 로컬 버스 라인(23)은 셀(11)의 매 4개의 로우 또는 컬럼마다 리피터(27)와 만나게 된다. 셀(11)의 블록(15)에 있는 각각의 로컬 버스 라인(23)은 블록(15)의 대향 말단에서 대응하는 익스프레스 버스 라인(25) 각각에 접속가능하다. 바람직한 엇갈린 배열을 얻기위해 리피터(27)를 배치하는 편리한 방법은 각 세트의 3개로 구성된 버스 라인에서 익스프레스 버스 라인과 매칭되도록하기 위해 리피터(27)의 모든 로우 또는 컬럼이 접속가능하도록 하고(예를 들어, 모두 최좌측 또는 최상측 익스프레스 라인에 접속됨), 리피터(27)의 다음에 이어지는 로우 또는 컬럼이, 4개의 논리 셀 거리로, 세트내의 대향 매칭된 익스프레스 라인에 모두 접속가능하도록(예를 들어, 모두 최우측 또는 최하측 익스프레스 라인에 접속됨)하는 것이다. 또한, 도 11은 버스 라인의 로우 및 컬럼 사이에서 신호가 90° 방향 전환할 수 있는 버스 라인 교차로 인해 부가적인 스위치(81)가 위치한 것을 나타낸다. 이러한 스위치(81)는 로컬 버스 라인을 다른 로컬 버스 라인에 접속하고, 익스프레스 버스 라인을 다른 익스프레스 버스 라인에 접속시킨다.

도 12에 있어서, 블록(15)을 제한하는 리피터(27)의 로우 및 컬럼의 교차점이 제공된 공간이 있는 논리 셀(11)의 각 블록(15)의 코너에 전용 기능 소자(83)(DFE)가 있으며, 이 각각의 소자(83)는 RAM 과 같은 메모리 구조체나, 승산기, 시프트 레지스터, 기능이 미리 결정된 디지탈 또는 아날로그 논리회로, 마이크로콘트롤러, 비교기 및 아날로그-디지탈 또는 디지탈-아날로그 변환기와 같은 다른 전용 또는 특수 회로가 될 수 있다. 코너 공간은 셀의 블록 구성과 관련 버스 및 리피터로부터 생기는 것이므로, 이러한 공간에 있는 메모리의 전용 논리회로의 배치로 인해 전체 소자에 대해 실리콘 영역에서의 비용이 거의 없거나 없게 된다.

각각의 전용 기능 소자(83)는 RAM 블록 또는, 도 4 및 13에 도시된 바와 같이 블록당 전체 128 비트에 대해 32개의 4-비트 데이터 워드로 구성된 (비휘발성 메모리와 같은)다른 메모리 구조가 될 수 있다. 도 13에 있어서, 각각의 RAM 블록(83)은 한 세트의 플립플롭 레지스터(87)를 경유하여 어드레스 라인(86₀-86₄)으로부터 어드레스 신호를 수신하는 5개의 동기식 어드레스 입력(a₀-a₄)과 4개의 양방향 데이터 포트(d₀-d₃)를 구비한다. 데이터 포트(d₀-d₃)는 각각의 데이터 라인(89₀-89₃)에 연결되며, 각각의 데이터 라인은 차례로 한쌍의 입력 및 출력 버퍼(90 및 91)에 접속된다. 입력 버퍼(90)는 플립플롭(93)을 통해 데이터 라인(95₀-95₃)에 접속된다. 출력 버퍼(91)는 데이터 라인(95₀-95₃)에 직접 접속된다. 기록 인에이블 신호 WE 는 플립플롭 레지스터(97)를 통해 기록 인에이블 라인(96)으로부터 수신된다. 플립플롭(97)의 레지스터 출력 Q는 제1 분기를 통해 SRAM(85)의 기록 인에이블 입력 포트에 접속되며, 제2 분기(99)를 경유하여 각각의 사이드 분기(99₀-99₃)를 통해 각 데이터 포트(d₀-d₃)에 대한 입력 버퍼(90)의 3상태 제어 입력에 접속된다. 출력 인에이블 신호 OE 는 플립플롭 레지스터(103)를 경유하여 출력 인에이블 라인(102)로부터 수신된다. 레지스터(103)의 출력(104)은 AND 게이트(101)의 제1 입력에 접속되는 반면, 플립플롭 레지스터(97)의 출력의 제3 분기(100)는 AND 게이트(101)의 상보성 제2 입력에 접속된다. AND 게이트(101)의 출력(105)은 각각의 사이드 분기(105₀-105₃)을 통해 각각의 데이터 포트(d₀-d₃)에 대한 출력 버퍼(91)의 3상태 제어 입력에 접속된다.

그러므로, 데이터를 SRAM(85)에 기록하기 위해, 5-비트의 어드레스가 어드레스 포트(9₀-9₄)에서 레지스터(87)의 출력으로부터 동기적으로 수신되고, 기록 인에이블 신호는 플립플롭 레지스터(97)로부터 제1 분기(98)를 경유하여 SRAM(85)의 기록 인에이블 포트 WE 로 동기적으로 수신된다. 또한, 기록 인에이블 신호는 사이드 분기(99₀-99₃)를 경유하여 입력 버퍼(90)를 인에이블시키고, AND 게이트(101)를 경유하여 출력 버퍼(91)와 사이드 분기(105₀-105₃)을 디스에이블시킨다. 그러므로, 데이터 라인(95₀-95₃)으로 수신된 데이터 비트는 입력 버퍼(90)와 데이터 라인(89₀-89₃)을 통해 각각의 데이터 포트(d₀-d₃)로 전송되고, 어드레스 포트(a₀-a₄)에서 수신된 어드레스가 SRAM(85)에 기록된다. 저장된 데이터를 SRAM(85)으로부터 판독하기 위해, 어드레스와 출력 인에이블 신호 OE 는 레지스터(87, 103)를 경유하여 어드레스 포트(a0-a4)와 AND 게이트(101)에서 동기적으로 수신된다. 레지스터(97)에 의해 전송된 기록 인에이블 신호 WE 는 로우이며, 분기 라인(99₀-99₃)를 경유하여 입력 버퍼(90)를 디스에이블시키고, AND 게이트(101)로 하여금 분기 라인(105₀-105₃)을 경유하여 출력 버퍼(91)를 인에이블 시키게 된다. 수신된 어드레스에 저장된 데이터는 데이터 포트(d₀-d₃)를 통해 데이터 라인(95₀-95₃)으로 출력된다. 이와는 선택적으로, RAM 블록(83)은 적절하게 변경될 수 있어서, 기록 인에이블과 출력 인에이블 신호가 엑티브 로우로될 수 있다.

도 4에 있어서, 도 13의 RAM 블록(83)은 버스 네트워크에 접속될 수 있어서, 5개의 어드레스 라인(86) 각각은 셀(11)의 하나의 컬럼에 대응하는 5개의 수직 로컬 버스 라인(23)중 상이한 하나에 접속되고, 기록 인에이블 및 출력 인에이블 라인(96, 102)은 셀의 동일 컬럼에 대응하는 2개의 수직 익스프레스 버스 라인(25)에 접속되고, 4개의 데이터 라인(95) 각각은 RAM 블록(83)에 인접한 셀의 4×4 그룹에서 셀(11)의 4개의 로우 각각에 대응하는 상이한 수평 로컬 버스 라인에 접속된다. 다른 접속 방법도 가능하다.

이와는 선택적으로, 도 4 및 13에 도시된 배열 대신에, RAM 블록(83)은 도 14 및 15에 도시된 방식으로 버스 네트워크에 접속될 수 있다. 도 14는 블록(15)의 사이와 내에서 셀(11)의 로우 및 컬럼 사이에 있는 몇몇의 수직 및 수평 익스프레스 버스 라인(19,21)과 함께, 논리 셀(11)의 8개의 4×4 블록(15)을 나타낸다. 스위치(81)를 전환하면, 선택된 수직 및 수평 버스 라인(19,21)은 교차된 곳에서 접속된다. 논리 셀(11)의 각 블록(15)의 더 낮은 우측 코너에는 RAM 블록(83)이 있다. 도 15에 도시된 바와 같이, 각각의 RAM 블록(83)은 SRAM 에 기록 동작을 하기 위한 기록 인에이블 포트 , 기록 어드레스 포트 A_in, 및 데이터 입력 포트 D_in을 가지며, SRAM 으로부터 데이터를 판독하기 위한 판독 인에이블 포트 , 분리 판독 어드레스 포트 A_out, 및 분리 데이터 출력 포트 D_out 를 갖는 이중 포트 SRAM 이 될 수 있다. 그러므로, 판독 및 기록 동작은 독립적으로 일어나며, 분리된 어드레스 및 데이터 라인에서 동시에 발생할 수 있다.

도 14에 있어서, 8개의 데이터 비트가 기록되는 RAM내의 한세트의 위치에 대응하는 6-비트 기록 어드레스는 버스 네트워크로부터 또는 소자의 외부 패드로부터 수신된다. 6-비트중 2-비트는 종래의 2-4 비트 디코더(171)로 입력된다. 디코더(171)는 디코더가 수신하는 4개의 가능한 2-비트 입력값에 따라 4개의 출력(173)중 단지 하나만이 엑티브된다. 4개의 디코더 출력(173) 각각은 4개의 OR 게이트(175)중 하나의 입력에 접속된다. 글로벌 기록 인에이블 신호 는 4개의 OR 게이트(175)의 다른 입력에 수신된다. OR 게이트 출력(177)은 블록(15)의 4개의 컬럼 각각에 대응하는 수직 익스프레스 버스 라인(19)에 그리고 RAM 블록(83)의 대응하는 컬럼에 접속된다. 이러한 RAM 블록의 기록 인에이블 포트 는 대응하는 OR 게이트 출력(177)으로부터 디코딩된 기록 인에이블 신호를 수신하기 위해 특정 수직 익스프레스 버스 라인에 접속된다. 그러므로, 2개의 기록 어드레스 비트중 어떤 조합에 대해, RAM 블록(83)의 4개의 컬럼중 하나는 글로벌 기록 인에이블 신호 가 엑티브될 때 기록 동작을 위해 엑티브될 것이다. 6-비트 어드레스에 있는 다른 4개의 기록 어드레스 비트는 수평 익스프레스 버스 라인(21)에 접속되어, 각 RAM 블록(83)의 기록 어드레스 포트 A_in에 접속된 수직 버스 라인(19)으로 스위치(81)를 전환하게 된다. 8개의 데이터 입력 라인 D_in(0)-D_in(7) 은 논리 셀(11)의 각각의 로우에 인접한 수평 버스(19)를 통하여 RAM 블록(83)의 데이터 입력 포트 Din 에 접속되고, 각각의 RAM 블록(83)은 D_in(0)-D_in(3) 또는 D_in(4)-D_in(7)중 하나로부터 4개의 병렬 데이터 입력 신호를 수신하게 된다. 그러므로, RAM 블록의 2개의 로우는 주어진 어드레스에 데이터의 단일 바이트를 기록할 필요가 있다.

이와 마찬가지로, 판독 동작에 대해, 6-비트 판독 어드레스에는 4개의 출력(174)을 제공하는 다른 2-4 비트 디코더(172)에 접속된 2개의 어드레스 비트와, 수평 익스프레스 버스 라인(21)을 통해 연결된 나머지 4개의 어드레스 비트에 제공되며, RAM 블록(83)의 판독 어드레스 포트에 연결된 수직 익스프레스 버스 라인(19)으로 스위치(81)를 전환시킨다. 다시, 8개의 모든 RAM 블록에는 4개의 어드레스 비트가 제공되지만, RAM 블록의 단지 하나의 컬럼만이 2개의 어드레스 비트로부터 디코더(172)로 유도된 판독 인에이블 신호가 제공된다. 8개의 데이터 출력 라인 D_in(0)-D_in(7) 은 수평 익스프레스 버스 라인을 경유하여 RAM 블록(83)의 2개의 로우에 있는 데이터 출력 포트 D_out에 접속된다.

한가지 중요한 배치는 RAM 블록(83)의 인접한 컬럼에 판독 어드레스 포트 A_in및 기록 어드레스 포트 A_out가 제공된다는 것이다. 이것으로, 이중 포트 RAM 소자를 구성할 때 어드레스 신호용으로 사용된 수직 버스 자원의 필요한 수를 거의 반으로 줄일 수 있다. 도 14에 있어서, RAM 블록의 처음 2개 컬럼이 공통 판독 어드레스 라인(176)을 공유한다는 것이 중요하다. 이와 마찬가지로, RAM 블록의 마지막 2개 컬럼은 공통 판독 어드레스 라인(178)을 공유한다. RAM 블록의 제2 및 제3 컬럼은 공통 기록 어드레스 라인(179)을 공유한다. 더 큰 그룹의 메모리 블록에 있어서, RAM 블록의 8개 또는 16개 컬럼과, 3-8 또는 4-16 비트 디코더를 구비한 메모리 블록에서, 수직 버스 자원의 사용은 논리 블록(15)의 한 컬럼에 있는 판독 어드레스 라인으로부터 논리 블록(15)의 다음 컬럼에 있는 기록 어드레스 라인으로 교대로 될 것이다.

논리 셀의 각 블록에 있는 코너에서 전용 기능 소자는 승산기와 같은 특수 논리 구조가 될 수 있다. 예를 들어, 4×4 승산기는 도 14 및 15 에 도시된 이중 포트 SRAM과 동일한 방식으로 버스 네트워크에 접속될 수 있으며, 여기서 한 세트의 어드레스 입력은 하나의 4-비트 오퍼랜드로 대체되고, 다른 세트의 어드레스 입력은 다른 4-비트 오퍼랜드로 대체된다. 승산기의 8-비트 곱 출력은 RAM의 2개의 4-비트 데이터 입력 및 데이터 출력 라인으로 대체된다.

도 16에 있어서, 어레이의 에지에 있는 논리 셀(11)은 다양한 방식중 하나로 입력/출력 패드(17)에 접속될 수 있다. 여기에 나타난 한가지 방식은 각각의 논리 셀, 예를 들어 셀(112)을 I/O 라인(121-123)을 경유하여 3 개의 이웃하는 I/O 패드(117-119)에 접속하고, 또한 각각의 I/O 패드, 예를 들어 패드(118)를 I/O 라인(122, 124, 125)을 경유하여 3개의 이웃하는 논리 셀(111-113)에 접속하는 것이다. 이 구조의 한가지 예외가 어레이의 코너에서, 그리고 패드의 라인의 끝에서 발생한다. 그러므로, 말단 패드(131)는 I/O 라인(132,133)을 경유하여 단지 2개의 논리 셀(134,135)에 접속된다. 코너 논리 셀(135)은 I/O 라인(132,136-138)을 경유하여 4개의 I/O 패드, 즉 I/O 패드의 한 라인에 있는 패드(130,131)와 패드의 다른 라인에 있는 패드(139,140)에 접속된다. 다른 배치도 가능하다.

상세한 코너 접속 구조가 도 17에 도시되어 있다. 다른 논리 셀과 I/O 패드의 접속도 유사하다. 도 17에 도시된 특정 논리 셀(135)은 어레이의 하부 우측 코너에 있는 셀, 즉 도 1에 있는 하측 로우와 최우측 컬럼에 있는 셀이다. 도 16에 있어서, 이 특정 셀(135)은 패드의 하측 라인에 있는 2개의 최우측 I/O 패드(139,140)에 접속되고, 회로의 패드의 우측 라인에 있는 2개의 최하측에 있는 I/O 패드(130,131)에 접속된다. 도 17에 있는 셀(135)은 어레이에 있는 다른 모든 셀과 마찬가지로, 한세트의 인접한 수직 및 수평 버스 라인(19,21)에, 로컬 버스(23)와 리피트가능한 스위치(27)를 경유하여 로컬 버스(23)에는 직접적으로 또는 익스프레스 버스(25)에는 간접적으로 접속된다. 도 4 및 6에서와 같이, 5개의 수평 로컬 버스 및 5개의 로컬 버스 라인(23)과 셀(135) 사이의 접속은 한 세트 10개의 양방향 데이터 버스 라인(29)을 경유하여 형성된다. 또한, 코너 셀(135)은 도 2에 도시된 것과 같이 가장 인접한 셀(도시 안됨)에 직접 접속된다. 그러나, 셀(135)은 그 우측과 아래에 이웃하는 셀이 부족하기 때문에, 4개의 사용되지 않은 A 및 B 직접 입력(A_E,B_E,A_S,B_S)과 4개의 사용되지 않은 A 및 B 직접 출력(2개의 A 와 2개의 B)은 I/O 패드에, 임의의 익스프레스 버스 라인(25)에 대한 접속을 용이하게 하는데 사용된다.

특히, 말단 리피터 유닛(27)과 만나지 않는 5개의 수평 익스프레스 라인(25) 각각은 한쌍의 5-1 멀티플렉서(141,143)와 한쌍의 5-구성 소자 세트의 스위치(145,147)에 접속된다. 이와 마찬가지로, 버스 라인의 컬럼에서 종단하는 말단 리피터 유닛(27)과 만나지 않는 5개의 수직 익스프레스 라인(25)은 멀티플렉서(142, 144)와 한세트의 스위치(146, 148)에 접속된다. 멀티플렉서(141, 142)의 출력은 각각의 직접 B 입력 B_E및 B_S에 접속되며, I/O 패드에 연결되는 출력 신호 경로(153,154)에 접속된다. 멀티플렉서(143,144)의 출력은 I/O 패드에 연결되는 출력 신호 경로(155, 156)에만 접속된다. 한세트의 스위치(145, 146)는 셀(135)의 직접 B 출력을 리피터(27)에 의해 종단되지 않은 수평 및 수직 익스프레스 라인(25)에 접속된다. 한세트의 스위치(147,148)는 입력 신호 경로(169,170)를 I/O 패드로부터 동일한 10개의 수평 및 수직 익스프레스 라인(25)에 접속된다. 또한, 입력 신호 경로(169,170)는 셀(135)의 각각의 직접 A 입력 A_E및 A_S에 접속된다.

우측 출력 신호 경로(151,153,155)는 도 16에 도시된 패드의 우측 라인상에서 최하측에 있는 2개의 패드(130,131)와, 패드의 하측 라인에서 최우측에 있는 패드(139)으로 연결된다. 하측 출력 신호 경로(152,154,156)는 도 16에 있는 패드의 하측 라인에서 최우측에 있는 2개의 패드(139,140)와, 패드의 우측 라인에서 최하측에 있는 패드(131)에 연결된다. 그러므로, 출력 신호 경로(151-156) 각각은 4개의 이용가능한 패드 접속으로부터 3개의 상이한 패드에 선택적으로 접속가능하다. 신호 경로(155,156)는 경로(151-154)와 I/O 패드 사이의 출력 버퍼에 3상태 인에이블 신호를 제공하는데 사용될 수 있다. 입력 신호 경로(169,170)도 이와 마찬가지로 I/O 패드에 접속가능하다. 도전 라인(161, 163, 165)은 각각의 패드(130,131,139)에 접속되지만, 도전 라인(162, 164, 166)은 도 16에 도시된 각각의 패드(131,139,140)에 각각 접속된다. 입력 선택 멀티플렉서(167,168) 각각은 선택된 도전 라인(161-166)을 입력 신호 경로(169,170)에 접속시킨다.

도 18 및 19에 있어서, I/O 패드의 수는 도 16에 주위 논리 셀(11)당 하나의 패드(17)로부터 여기에 도시된 주위 논리 셀(12)의 쌍마다 3개의 패드(17')로 만일 바람직하다면 주위 논리 셀당 2개의 패드로 증가될 수 있다. 도 18에 있어서, 코너에 없는 주위 논리 셀(187-190)중 직접 대향하는 I/O 패드(180, 181, 183, 184 등)는 도 16에 3개의 주위 논리 셀로 그리고 관련 버스 라인으로 접속될 수 있다. 예를 들어, I/O 패드(181)는 도 19를 참조하여 이하 기술된 바와 같이 주위 논리 셀(187-189)와 관련 버스 라인에 접속가능하다. 부가적인 I/O 패드(182, 185 등)는 주위 논리 셀에 직접 대향하지 않지만, 논리 셀(188,189)와 논리 셀(190,191) 사이의 공간에 대향하여 위치하고, 도 19에 도시될 것과 같이 관련 버스 라인을 통해 2개의 가장 인접한 주위 논리 셀에 간접적으로 접속가능하다. 이와 마찬가지로, 가각의 코너에 없는 주위 논리 셀(187-190 등)은 4개의 I/O 패드에 접속가능하다. 예를 들어, 셀(188)은 I/O 패드(180-183)에 접속가능하다. 코너 셀(191 등)은 패드의 각 라인으로부터 3개씩 6개의 I/O 패드(184-186 및 192-194)에 접속된다.

도 19에 있어서, I/O 패드(181)는 입력 버퍼(201)에 접속되는데, 이 버퍼의 출력(202)은 논리 셀(187-189)의 직접 셀 입력(206-208)에 연결되는 3개의 입력 라인(203-205)으로 분할된다. 버퍼 출력(202)은 프로그램가능 스위치(209)를 통해 셀(187-189)을 포함하는 논리 셀의 3개의 로우 각각과 관련된 수평 버스 라인(21)의 말단에서 리피터 스위치 유닛(27)에 연결되는 양방향 신호 라인(210-212)에 접속가능하다. I/O 패드(181)와 관련된 것은 출력 멀티플렉서(213)이다. 이 멀티플렉서(213)는 논리 셀(187-189)의 직접 셀 출력(217-219)로부터 오는 셀 출력 라인(214-216)에 접속되며, 논리 셀(187-189)와 관련된 수평 버스 라인(21)의 3개의 로우로부터 양방향 신호 라인(210-212)에 접속된다. 이러한 신호 라인(210-212 및 217-219) 각각은 멀티플렉서(213)의 입력에 접속되어, 출력 버퍼(220)를 통해 I/O 패드(181)로의 전송의 위해 적어도 하나를 선택한다. 셀(187,189)에 직접적으로 대향하는 I/O 패드(180)는 I/O 패드(181)와 동일한 방식으로 접속된다.

I/O 패드(181,183) 사이에는 부가적인 I/O 패드(182)가 위치한다. I/O 패드(181,183)는 주위 논리 셀(188,189)과 직접적으로 대향하여 위치하고, 패드(182)는 어떤 논리 셀에 대해 대향하지 위치하지 않고, 셀(189)과 관련된 수평 버스 라인(21)을 포함하고 셀(188,189)와 관련된 로우 사이의 공간에 대향하여 위치한다. I/O 패드(182)는 프로그램가능 스위치(222)를 통해 양방향 신호 라인(223,224)에 접속가능한 출력을 갖는 입력 버퍼(221)에 접속된다. 이러한 신호 라인(223,224)은 출력 멀티플렉서(225)를 통해 I/O 패드(182)에 접속된 출력 버퍼(226)에 결합된다. 양방향 신호 라인(223,224)은 셀(288,289)과 관련된 수평 버스 라인용의 말단 리피터 스위치 유닛(27)과 입출력되도록 연결된 신호 라인(210)에 접속된다.

도 20 및 21에 있어서, 본 발명의 FPGA 를 위한 입력/출력 인터페이스의 다른 실시예가 I/O 패드(230,231)중 2개에 대해 도시되어 있다. 신호 경로의 크기를 알기쉽게 하기 위해, 도 20은 논리 셀(228)에 직접 대향하여 위치된 하나의 I/O 패드(231)와 관련된 경로만을 나타내었다. 이 구조는 FPGA 소자에 있는 셀의 매트릭스의 주위 둘레에서 각 셀(227,228,229 등)에 대해 반복된다. 이와 마찬가지로, 도 21은 2개의 논리 셀(227,228) 사이의 대향 위치에 있는 하나의 I/O 패드(230)와 관련된 경로만을 나타낸다. 이 구조는 이러한 제2 I/O 패드(230)가 셀 사이의 다른 이용가능한 위치마다 발견된다고 하더라도, FPGA 의 주위 둘레로 반복된다. 2가지 타입의 I/O 패드는 직접 대향하는 논리 셀이며, 셀 위치 사이에서 대향하고, 도 19에서 제2 I/O 인터페이스 실시예에서 나타난 바와 같이 FPGA 에서 서로 규칙적으로 나타난다.

도 20 및 21에 도시된 바와 같이, I/O 패드(231,230)는 사용자가 구성할 수 있는 비트(풀업)에 의해 제어되는 게이트를 갖는 풀업 트랜지스터(232,252)를 구비한다. 이러한 트랜지스터(232,252)의 주요 기능은 사용되지 않은 패드에 논리적 "1"을 제공하는 것이다. 온이 되면, 트랜지스터(232 또는 252)는 Vcc 에 대해 10K 저항과 같게 된다. 각 패드(231,230)는 각각 접속된 입력 버퍼(234,254) 및 출력 버퍼(233,253)를 구비한다. 입력 버퍼(234,254)는 사용자가 구성가능한 비트(TTL/CMOS)에 의해 결정된 선택가능한 쓰레스홀드 레벨, TTL 또는 CMOS 중 하나를 갖는다. 출력 버퍼(233,253)는 사용자가 구성가능한 다른 비트(반/전부 구동)에 의해 제어된 선택가능한 구동 레벨을 갖는다. 이 구동 레벨들은 DC 전류 싱크(SINKING) 능력에 따라 상이하다. 대안으로서, 이 버퍼는 동일하고 완전한 DC 전류 싱크 능력을 갖는 빠르거나 느린 제어가능한 회전율(slew rate)를 가질 수 있다. 반 구동 또는 느린 회전율, 이중 하나는 잡음과 접지 바운스를 감소시키며, 속도가 중요하지 않은 출력용으로 권고된다. "오픈 콜렉터" 구성 비트는 출력 버퍼(233 또는 253)의 엑티브 풀업을 선택적으로 인에이블 또는 디스에이블시킨다. 3상태 출력 버퍼(233,253)에 사용되는 인에이블 신호(3-상태)는 다수의 옵션으로부터 멀티플렉서(235,255)에 의해 선택된다. 이 옵션들은 통상적으로 버퍼가 항상 구동이거나 또는 구동이 아닌 고정된 논리 레벨 "0" 및 "1" 과, 어레이내에 발생된 다수의 동적 신호를 포함한다. 주위 논리 셀(228)에 직접적으로 대향하는 주요 I/O 패드(231)는 3개의 이용가능한 출력 셀(227,228,229)과 관련된 3개의 동적 신호 선택(셀1, 셀2, 셀3)을 갖는 반면, 셀 위치 사이에 배치된 2차 I/O 패드(230)는 2개의 이용가능한 출력 셀(227,228)과 관련된 2개의 동적 신호 선택(셀1, 셀2)을 갖는다. 동적 신호는 그들 자신의 각각의 셀내에서 발생되거나, 이 셀들과 관련된 버스 라인(247,248 또는 249)에 의해 제공될 수 있다.

도 20에 있어서, I/O 패드(231)는 라인(241-244)에 의해 3개의 이웃하는 주위 논리 셀(227, 228, 229 ; 각각 셀1, 셀2, 셀3 으로 표시)과 관련된 버스 라인(247,248,249)에 출력 선택 멀티플렉서(237)와 출력 버퍼(233)를 통해 접속된다. 2개의 신호 옵션은 패드(231)와 직접 대향하는 셀(228)과 관련된 버스 라인(248)으로부터 이용가능한반면, 이웃하는 버스 라인(247,249)으로부터 단지 하나의 신호 옵션이 이용가능하다. 또한, 출력 선택 멀티플렉서(237)는 논리 셀(228)로부터 직접 셀 출력(245)을 수신한다. I/O 패드(231)는 입력 버퍼(234)를 통해 논리 셀(228)의 직접 셀 입력(250)에 접속되고, 사용자가 구성가능한 스위치(251)를 경유하여 버스 라인(247-249)에 연결되는 동일한 세트의 라인(241-244)에 접속된다.

도 21에 있어서, 셀(227,228) 사이의 위치에 대향하여 위치한 패드(230)는 라인(261,262)에 의해 셀(227,228)과 관련된 버스 라인(247,248)에 출력 선택 멀티플렉서(257)와 출력 버퍼(253)를 통해 접속된다. 또한, 멀티플렉서(257)는 셀(227,228)로부터 직접 대각선 방향 셀 출력(263,264)을 수신한다. I/O 패드(230)는 입력 버퍼(254)를 통해 셀(227,228)의 직접 대각선 방향 셀 입력(265,266)을 통해 접속되며, 버스(247,248)에 연결되는 라인(261,262)에 사용자가 구성가능한 스위치(267)를 경유하여 접속된다.

도 16 내지 21에 도시된 것으로부터 FPGA 소자용의 다른 I/O 인터페이스 구성이 가능하다.

Claims

구성가능한 논리 집적 회로에 있어서,

입력 및 출력 단자 세트와;

복수의 비전용 프로그램가능 논리 셀을 구비하는데, 이 복수의 셀은 조직화되어 복수의 블록이 되고 상기 각 블록내의 셀은 블록내의 경로를 따라 서로 입출력가능하게 배치되며, 상기 복수의 블록은 하나 이상의 블록을 연결하는 경로를 따라 서로 입출력가능하고, 상기 경로중 적어도 몇몇은 상기 단자 세트에 결합될 수 있으며,

상기 복수의 블록 사이의 공간에 배치되어, 상기 셀로 구성된 블록과 관련되고, 이 블록과 관련된 경로에 접속가능한 복수의 전용 기능 소자를 구비하는 것을 특징으로 하는 논리 집적회로.
제1항에 있어서, 상기 논리 셀은 복수의 로우 및 컬럼의 매트릭스 형태로 배치되어, 필드 프로그램가능 게이트 어레이를 형성하는 것을 특징으로 하는 논리 집적회로.
제2항에 있어서, 상기 복수의 셀로 구성된 블록은 복수의 로우 및 컬럼의 그리드 패턴으로 상기 셀의 배치와 유사하게 정렬되는 것을 특징으로 하는 논리 집적회로.
제3항에 있어서, 상기 전용 기능 소자는 상기 블록의 코너에 제공된 공간에 배치되는 것을 특징으로 하는 논리 집적회로.
제2항에 있어서, 상기 경로는 논리 셀의 로우 및 컬럼을 따라 분배된 버스 라인 네트워크를 형성하는 것을 특징으로 하는 논리 집적회로.
제5항에 있어서, 상기 버스 라인 네트워크는 상기 각 블록의 내부에 있는 로컬 버스 라인 세트와 복수의 블록을 연결하는 익스프레스 버스 라인 세트를 포함하며, 상기 어느 한 세트에 있는 로컬 버스 라인은 서로 선택적으로 접속가능하고 상기 세트와 관련된 블록내의 논리 셀에 선택적으로 접속가능하며, 상기 익스프레스 버스 라인은 서로 그리고 상기 로컬 버스 라인에 선택적으로 접속가능한 반면, 임의의 논리 셀에는 직접적으로 접속가능하지 않은 것을 특징으로 하는 논리 집적회로.
제6항에 있어서, 상기 버스 라인 네트워크는 상기 버스 라인을 따라 이격된 리피터 스위치 유닛 세트를 추가로 포함함으로써, 상기 익스프레스 버스 라인을 서로 그리고 관련된 로컬 버스 라인에 선택적으로 접속시킬 수 있으며, 상기 리피터 스위치 유닛에 접속된 익스프레스 버스 라인은 논리 셀로 구성된 하나 이상의 블록에 접속될 수 있는 것을 특징으로 하는 논리 집적회로.
제7항에 있어서, 상기 리피터 스위치 유닛은 상기 블록 사이의 경계를 따라 로우 및 컬럼으로 정렬됨으로써, 상기 리피터 스위치 유닛의 로우 및 컬럼이 교차하는 지점인 블록의 코너에 공간이 생기게 되며, 상기 전용 기능 소자가 상기 리피터 스위치 유닛의 로우 및 컬럼의 교차점에서의 공간에 위치하는 것을 특징으로 하는 논리 집적회로.
제1항에 있어서, 상기 전용 기능 소자는 메모리 구조체를 구비하는 것을 특징으로 하는 논리 집적회로.
제9항에 있어서, 상기 메모리 구조체는 랜덤 엑세스 메모리(RAM)로 구성된 것을 특징으로 하는 논리 집적회로.
제9항에 있어서, 상기 메모리 구조체는 비휘발성 메모리로 구성된 것을 특징으로 하는 논리 집적회로.
제9항에 있어서, 상기 메모리 구조체는 판독 및 기록 동작을 위한 분리된 어드레스 입력과, 상기 판독 및 기록 동작을 위한 분리된 데이터 버스를 갖는 이중-부분 메모리로 구성된 것을 특징으로 하는 논리 집적회로.
제1항에 있어서, 상기 전용 기능 소자는 특수 논리 구조체를 구비하는 것을 특징으로 하는 논리 집적회로.
제13항에 있어서, 상기 특수 논리 구조체는 승산기를 구비하는 것을 특징으로 하는 논리 집적회로.
입력 및 출력 단자 세트와;

상기 단자에 적어도 몇몇이 결합되며, 로컬 버스 라인 세트, 익스프레스 버스 라인 세트 및 상기 로컬 버스 라인을 익스프레스 버스 라인에 접속시키는 리피터 스위치 라인 세트를 포함하는 버스 라인 세트와;

상기 로컬 버스 라인 세트에 각각이 접속되는 복수의 프로그램가능 논리 셀을 포함하는데,

상기 각각의 익스프레스 버스 라인은 비연속적인 리피터 스위치 유닛에 접속되는 것을 특징으로 하는 필드 프로그램가능 게이트 어레이(FPGA).
제15항에 있어서, 상기 논리 셀은 로우 및 컬럼의 매트릭스 형태로 정렬되며, N×N 블록으로 조직화되고, 상기 리피터 스위치 유닛은 N 개의 논리 셀 마다 규칙적으로 이격된 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
제16항에 있어서, 상기 N 은 4 개인 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
제15항에 있어서, 복수쌍의 익스프레스 버스 라인은 엇갈리는 형태로 상기 리피터 스위치 유닛에 접속됨으로써, 연속적인 리피터 스위치 유닛은 상기 쌍의 다른 익스프레스 버스 라인에 교대로 접속되는 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
프로그램가능한 복수의 논리 셀 각각이, 서로 그리고 집적회로의 입력 및 출력 단자에 상호접속가능하며, 이 논리 셀의 동일한 로우 또는 컬럼에 있는 직교 방향으로 가장 인접한 최대 4 개의 논리 셀과 상기 논리 셀을 포함하는 논리 셀의 2개의 대각선 방향중 어느 하나를 따라 위치한 가장 인접한 최대 4 개의 논리 셀을 구비하는데,

직교 방향으로 가장 인접한 논리 셀중 적어도 하나에 대한 직접 셀대 셀 입력 접속과 대각선 방향으로 가장 인접한 논리 셀중 적어도 하나에 대한 직접 셀대 셀 입력 접속과, 직접 셀대 셀 입력 접속으로서 동일 세트의 가장 인접한 논리 셀에 대한 직접 셀대 셀 출력 접속과, 상기 직교 방향의 직접 셀대 셀 입력 접속중 하나를 선택하는 제1 수단과 상기 대각선 방향의 직접 셀대 셀 입력 접속중 하나를 선택하는 제2 수단을 구비하며, 상기 프로그램가능한 복수의 논리 셀의 로우 및 컬럼으로 구성된 매트릭스를 포함하는 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
제19항에 있어서, 상기 모든 셀은 가장 인접한 논리 셀 모두에 대한 직접 셀대 셀 입력 접속과 직접 셀대 셀 출력 접속을 갖는 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
프로그램가능한 복수의 논리 셀 각각이, 자신의 논리 셀을 포함하는 논리 셀의 2개의 대각선 방향중 어느 하나를 따라 위치한 가장 인접한 최대 4 개의 논리 셀을 가지며, 대각선 방향으로 가장 인접한 논리 셀중 적어도 하나에 대한 직접 셀대 셀 입력 접속과 대각선 방향으로 가장 인접한 논리 셀의 각각에 대한 직접 셀대 셀 출력 접속을 가지고, 상기 대각선 방향의 직접 셀대 셀 접속중 하나를 선택하는 수단을 구비하며, 이 프로그램가능한 복수의 논리 셀의 로우 및 컬럼으로 구성된 매트릭스와;

적어도 하나의 수평 버스 라인과 적어도 하나의 수직 버스 라인에 대한 선택적인 버스 접속을 각각 갖는 복수의 셀의 로우 및 컬럼을 따라 분배된 수평 및 수직 버스 라인을 포함하는 버스 네트워크를 구비하는 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
제21항에 있어서, 상기 매트릭스내의 각각의 논리 셀은 자신의 논리 셀로서 동일한 로우 및 컬럼내에 위치한 직교 방향으로 가장 인접한 최대 4개의 논리 셀을 가지며, 직교 방향으로 가장 인접한 논리 셀 각각에 대한 직접 셀대 셀 접속 및 직접 셀대 셀 출력 접속을 추가로 포함하는 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
서로 그리고 집적회로의 입력 및 출력 단자에 상호접속가능한 복수의 프로그램가능 논리 게이트를 구비하는데,

상기 각각의 논리 셀은 공통의 셀 입력 세트로부터 신호를 수신하는 어드레스 입력 세트와 제1 및 제2 셀 출력 각각에 선택적으로 접속되는 출력을 갖는 제1 및 제2 룩업 테이블과, 2개의 셀 입력에 선택적으로 접속된 한쌍의 게이트 입력과 상기 제1 및 제2 룩업 테이블의 하나의 어드레스 입력에 접속된 게이트 출력과, 논리 셀내에 제공된 AND 논리 게이트와, 상기 각각의 논리 셀은 제3 셀 출력에 선택적으로 접속된 출력 멀티플렉서와, 제1 및 제2 룩업 테이블 각각에 접속된 제1 및 제2 멀티플렉서와, 부가적인 셀 입력에 선택적으로 접속된 제어 입력을 구비하는 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
제23항에 있어서, 상기 셀 입력 및 셀 출력은 대각선 방향으로 인접한 논리 셀 사이의 직접 셀대 셀 접속을 포함하며, 상기 AND 게이트의 게이트 입력에 접속된 상기 2개의 셀 입력중 하나는 직접 셀대 셀 접속중 하나인 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
서로 그리고 직접회로의 입력 및 출력 단자에 접속가능하며,

(a) 복수의 동일한 셀 입력으로부터 신호를 수신하는 1 보다 큰 정수인 N 개의 어드레스 입력과 하나의 출력을 각각 갖는 한쌍의 룩업 테이블과;

(b) 상기 한쌍의 룩업 테이블로부터 조합된 (N+1) 개의 입력 룩업 테이블을 효율적으로 형성하기 위해, 상기 한쌍의 룩업 테이블중 하나의 출력을 부가적인 셀 입력에 응답하여 동적으로 선택하는 수단과;

(c) 상기 룩업 테이블의 적어도 한 출력을 등록하는 수단과;

(d) (ⅰ)N개의 입력 룩업 테이블의 출력과,

(ⅱ)조합된 (N+1)개의 입력 룩업 테이블의 동적으로 선택된 출력과,

(ⅲ)상기 룩업 테이블중 하나의 등록된 출력으로부터 데이터 신호를 수신하며, 이 수신된 데이터 신호중 선택된 하나를 셀 출력에 제공하는 한쌍의 출력 선택 수단을 구비하는 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
제25항에 있어서, 조합된 (N+1) 개의 입력 룩업 테이블의 동적으로 선택된 출력을 버스 네트워크에 접속된 다른 셀 출력에 제공하는 제3 출력 수단을 추가로 구비하는 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
클록 신호에 반응하는 적어도 하나의 동기 소자를 내부에 포함하며, 서로 그리고 집적회로의 입력 및 출력 단자에 상호접속가능한 프로그램가능 논리 셀의 로우 및 컬럼으로 구성된 매트릭스와;

상이한 클록 신호를 수신하는 복수의 메인 클록 라인과, 논리 셀의 특정 컬럼에 관련되어 선택적으로 접속가능하고 선택된 클록 신호를 수신하기 위해 상기 메인 클록 라인의 어느 것에 선택적으로 접속가능한 복수의 컬럼 클록 라인을 포함하는 클록 라인 세트를 구비하며,

상기 각각의 컬럼 클록 라인은 자신의 컬럼 클록 라인에 접속가능하며 논리 셀의 관련 컬럼에서 논리 셀의 서브세트에 각각 접속된 복수의 섹터 클록 라인에 의해 논리 셀의 특정 관련 컬럼에 선택적으로 접속가능한 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
클록 신호에 반응하는 적어도 하나의 동기 소자를 내부에 포함하며, 서로 그리고 집적회로의 입력 및 출력 단자에 상호접속가능한 프로그램가능 논리 셀의 로우 및 컬럼으로 구성된 매트릭스와;

클록 신호를 수신하는 적어도 하나의 메인 클록 라인과, 논리 셀의 특정 컬럼에 관련되어 상기 적어도 하나의 메인 클록 라인에 접속가능한 복수의 컬럼 클록 라인을 구비하며,

상기 각각의 컬럼 클록 라인은 자신의 컬럼 클록 라인에 접속가능하며 논리 셀의 관련 컬럼에서 논리 셀의 서브세트에 각각 접속된 복수의 섹터 클록 라인에 의해 논리 셀의 특정 관련 컬럼에 선택적으로 접속가능한 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
제28항에 있어서, 상기 각각의 섹터 클록 라인을 따라 위치하여 상기 클록 신호를 선택적으로 반전시키는 수단을 추가로 구비하는 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
서로 그리고 직접회로의 입력 및 출력 단자에 접속가능하며, 세트/리셋 제어 신호에 응답하는 세트/리셋 능력을 갖는 적어도 하나의 레지스터 소자를 내부에 포함하는 프로그램가능 논리 셀의 로우 및 컬럼으로 구성된 매트릭스와;

상기 세트/리셋 제어 신호를 수신하는 하나의 글로벌 세트/리셋 라인과, 논리 셀의 특정 컬럼에 관련되어 상기 글로벌 세트/리셋 라인에 접속되고, 자신의 세트/리셋 라인에 접속가능하고 논리 셀의 관련 컬럼에서 논리 셀의 서브세트에 상기 세트/리셋 제어 신호를 제공하는 각각의 섹터 세트/리셋 라인이 접속된 복수의 컬럼 세트/리셋 라인을 구비하는 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
제30항에 있어서, 상기 각각의 섹터 세트/리셋 라인을 따라 위치하여 상기 세트/리셋 제어 신호를 선택적으로 반전시키는 수단을 추가로 구비하는 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
제30항에 있어서, 상기 각각의 논리 셀은 상기 세트/리셋 제어 신호를 세트 신호 또는 리셋 신호중 하나로서 선택적으로 나타내는 수단을 구비하는 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
복수의 입력/출력 단자와;

서로 그리고 상기 입력/출력 단자에 상호접속가능한 복수의 프로그램가능 논리 셀과;

상기 복수의 입력/출력 단자 각각을 직접 접속으로 하나 이상의 논리 셀에 접속시키는 수단과;

상기 복수의 논리 셀 각각을 직접 접속으로 하나 이상의 입력/출력 단자에 접속시키는 수단을 구비하는 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
제33항에 있어서, 상기 입력/출력 단자 각각은 셀을 통하지 않고 버스 네트워크에 접속가능한 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
상호접속가능한 프로그램가능 논리 셀의 로우 및 컬럼으로 구성된 매트릭스와;

상기 매트릭스의 최외측 논리 셀에 접속가능하며, 직접 인접한 논리 셀과 2개의 대각선 방향으로 인접한 논리 셀의 셀 입력에 직접적으로 각각 접속가능한 입력/출력 단자 세트를 구비하는데, 상기 매트릭스의 최외측 논리 셀의 적어도 몇몇은 직접 인접한 단자와 대각선 방향으로 인접한 단자를 포함하는 하나 이상의 입력/출력 단자에 접속가능한 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.
제35항에 있어서, 상기 논리 셀은 논리 셀의 로우 및 컬럼 사이에 분배된 버스 네트워크에 의해 접속가능하며, 상기 입력/출력 단자의 적어도 몇몇은 상기 버스 네트워크에 접속가능한 것을 특징으로 하는 필드 프로그램가능 게이트 어레이.