KR19990026164A - 반도체 메모리 소자의 구조 및 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자중 에스램(Static Ramdom Access Memory ; SRAM) 셀의 구조 및 제조방법에 관한 것으로, 적층형 구조의 SRAM셀 보다 집적도가 높은 트렌치형 SRAM 셀의 구조 및 제조방법에 관한 것이다.
본 발명에 의한 SRAM셀 구조는, 종래 반도체 기판의 표면에 형성하던 SRAM셀을 반도체 기판내에 형성된 트렌치의 네 벽면중 두벽면에, 드라이브 트랜지스터의 소스 및 드레인 영역을 형성하고, 상기 트렌치와 일직선상의 수직면을 이루고 형성되어 있는 로드 트랜지스터의 활성층의 측벽면과 상기 트렌치의 벽면에 로드 트랜지스터와 드라이브 트랜지스터의 공통게이트를 수직으로 형성하고, 트렌치의 나머지 두 벽면에 액세스 트랜지스터의 소스 및 드레인을 형성하고, 그 벽면에 역시 게이트전극을 수직으로 형성하므로써, 셀이 차지하는 면적을 축소시킨 반도체 메모리 소자의 구조 및 그 제조방법을 제공하고 있다.

Description

반도체 메모리 소자의 구조 및 제조방법
본 발명은 에스램(Static Ramdom Access Memory ; SRAM) 셀의 구조 및 제조방법에 관한 것이다.
SRAM 셀은 크로스 커플드 인버터(cross-coupled inverter)쌍으로 구성된 플립플롭(flip-flop)으로 볼 수 있다. 즉 셀의 메모리 로직 상태는 두 인버터 출력단의 전압 레벨에 의해 결정되며, 전원이 공급되는 한 인버터 출력단의 한쪽이 로우이면 다른 한쪽은 하이로 유지된다. 그리하여 일단 메모리 셀이 안정한 상태로 정해지면 그 상태가 그대로 유지되므로 DRAM과 달리 저장된 정보를 지속적으로 보유하도록 하기 위한 주기적인 리프레시 동작을 필요로 하지 않는다. 따라서 SRAM 셀은 디램(Dynamic Random Access Memory ; DRAM)에 비해 안정된 동작을 하고 전력소모가 작으며 플립플롭의 셀프리스토링(self-restoring)과 주변회로의 특성 때문에 반도체 메모리중 가장 빠르게 동작하는 장점이 있는 반면에, 하나의 셀을 구성하는데 최소한 6개의 소자가 필요하므로 집적도가 낮은 단점이 있다.
상기와 같은 집적도 문제를 해결하기 위해 공정이 간단하면서도 셀이 차지하는 면적이 적은 폴리저항을 이용한 고저항 부하용 셀을 1M 비트 이하의 SRAM에서 채택되어 왔다. 즉 4개의 트랜지스터와 폴리실리콘을 이용한 저항으로 SRAM셀을 형성하므로 종래 6개의 트랜지스터를 이용하는 SRAM셀에 비해 셀이 차지하는 면적이 적은 장점이 있었다. 그러나 4M 비트 이상의 SRAM에서는 셀의 데이터 유지 안정성 및 셀의 소비전류 감소라는 요구사항 때문에 6개의 트랜지스터로 구성되는 박막트랜지스터(Thin Film Transistor ; TFT) SRAM셀을 적극 채용하는 추세에 있다. 상기 TFT SRAM 셀은 6개의 트랜지스터로 구성되지만, 드라이브 트랜지스터와 로드트랜지스터를 적층하여 형성하므로, 종래의 폴리실리콘 저항을 이용하는 고저항부하형 SRAM셀과 같이 적은 면적을 차지하면서도 데이터 유지의 안정성 등의 장점을 갖고 있었다.
상기와 같은 일반적인 SRAM 셀의 등가회로는 도 1에 도시한 바와 같다. 즉 2개의 NMOS 액세스 트랜지스터(Ta1, Ta2)와 2개의 NMOS 드라이브 트랜지스터(Td1, Td2) 그리고 2개의 PMOS 로드 트랜지스트(Tl1, Tl2)로 구성되어 있다. 이하 상기 액세스 트랜지스터(Ta1, Ta2)중 Ta1을 제1액세스 트랜지스터, Ta2를 제2액세스 트랜지스터라 칭한다. 마찬가지로 상기 드라이브 트랜지스터(Td1, Td2)를 각각 제1 드라이브 트랜지스터(Td1), 제2 드라이브 트랜지스터(Td2)라하고, 상기 로드 트랜지스터(Tl1, Tl2)를 각각 제1 로드트랜지스터(Tl1), 제2 트랜지스터(Tl2)라 칭한다. 상기 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 게이트에는 각각 워드라인이 연결되어 있고, 또한 상기 제1 액세스 트랜지스터(Ta1)의 한쪽 노드는 비트라인(BL)에 연결되어 있고, 다른 한쪽의 노드(A)는 제2 로드 트랜지스터(Tl2)의 게이트와 제2 드라이브 트랜지스터(Td2)의 게이트에 공통으로 연결되어 있고, 제2 액세스 트랜지스터(Ta2)의 한쪽 노드는 비트 바 라인(/BL)와 연결되어 있으며, 다른 한쪽의 노드(B)는 제1 로드트랜지스터(Tl1)의 게이트와 제1 드라이브트랜지스터(Td1)의 게이트에 공통으로 연결되어 있다. 또한 제1 및 제2 로드트랜지스터(Tl1, Tl2)의 소스는 Vdd에 공통으로 연결되어 있고, 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 소스는 Vss와 공통으로 연결되어 있다. 상기와 같이 구성되는 SRAM의 동작원리는 다음과 같다.
먼저 쓰기 동작에 대해 설명한다. SRAM셀에 데이터 '1'을 써넣는 동작은 다음과 같다. 워드라인 전압을 Vdd로 올려 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)를 턴온시키고, 비트라인(BL)에 하이(Vdd) 전압을 가 하고, 비트 바 라인(/BL)에 로우(GND) 전압을 가하면 노드 A의 전압은 Vdd-Vth가 되어 제2 드라이브 트랜지스터(Td2)는 턴온(turn-on)되고 제2 로드 트랜지스터(Tl2)는 턴오프(turn-off)된다. 또한 노드 B의 전압은 0V가 되어 제1 로드트랜지스터(Tl1)는 턴온되고, 제1 드라이브 트랜지스터(Td1)은 턴오프되어 SRAM셀에는 데이터 1이 입력된다. 이와 같이 SRAM 셀의 전압이 결정되고 나면 전원이 계속 공급되는 한, 노드 A는 제1 로드트랜지스터(Tl1)가 온되어 Vdd로부터 제1 로드트랜지스터(Tl1)을 통하여 항상 전류가 흘러들어 오고, 노드 B는 제2 드라이브 트랜지스터(Td2)가 온되어 노드 B로부터 전류가 제2 드라이브 트랜지스터(Td2)를 통하여 항시 흘러나가, 노드 A는 하이 상태로, 노드 B는 로우상태로 저장된 정보가 유지된다. SRAM셀에 데이터 0이 입력할 때는 반대 과정을 거친다. 즉 비트라인(BL)에는 로우전압(GND), 비트 바 라인(/BL)에는 하이전압(Vdd)을 가하여 노드A를 로우상태, 노드B를 하이상태로 유지하게 한다.
다음으로 읽기 동작은 다음과 같다. SRAM 셀에 데이터 1이 쓰여져 있다고 가정하자. 즉 노드 A는 하이이고 노드 B는 로우인 상태를 유지하고 있다. 정보를 읽기 위해 비트 라인(BL)과 비트 바 라인(/BL)의 전위를 센스앰플리파이어(Sense Amplifier ; S.A.)의 동작점인 약 3V로 하여 양쪽 라인의 전압을 같게 만든 후(equalization), 워드라인 전압을 하이(Vdd)로 상승시켜 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)를 턴온 시켜 읽고자 하는 SRAM셀을 셀을 선택하면, 비트 라인(BL)의 전압은 제1 로드트랜지스터(Tl1)을 통하여 흘러들어오는 전류로 인하여 Vdd쪽으로 약간 상승하고, 비트 바 라인(/BL)의 전압은 제2 드라이브 트랜지스터(Td2)를 통하여 GND로 전류가 흘러나가 약간 감소한다. 이때 발생한 비트라인(BL)과 비트 바 라인(/BL)의 전위차를 센스 앰플리파이어에서 증폭하여 출력버퍼로 전달한다. 데이터 0의 읽기도 동일한 방식이며, 비트라인(BL)과 비트바라인(/BL)의 전압 증감만 반대이다.
상기와 같이 동작하는 SRAM셀에 있어서, 그 집적도를 높이기 위해 TFT SRAM은 제1 및 제2 드라이브 트랜지스터 (Td1, Td2)과 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)는 반도체 기판을 이용한 벌크 트랜지스터로 형성하고, 상기 제1 및 제2 로드 트랜지스터(Tl1, Tl2)는 상기 드라이브 트랜지스터(Td1, Td2)위에 적층하는 구조로 형성되기 때문에 셀의 면적이 종래의 일반적인 SRAM셀이 비해 적은 장점이 있었다.
도 2는 상기 TFT SRAM의 평면 레이아웃을 보여주고 있다.
즉 도 2에서 도시한 바와 같이, 반도체 기판(1)의 소정부위에 소자분리영역(2a)이 형성되어 있고, 상기 소자 분리영역(2a) 이외의 상기 반도체 기판(1)내에는 제1 및 제2 액세스 트랜지스터(Ta1, Ta2) 와 제1 및 제2 드라이브 트랜지스터(Td1, Td2)가 형성되어 있다. 즉 상기 반도체 기판(1)의 상면에는 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 게이트전극(5a1, 5a2)가 각각 형성되어 있고, 상기 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 각각의 게이트전극(5a1, 5a2) 양측의 반도체 기판내에는 소스(3a1, 3a2) 및 드레인(4a1, 4a2)가 형성되어 있다. 즉 게이트전극(5a1)과 소스(3a1) 및 드레인(4a1)으로 구성되는 제1액세스 트랜지스터(Ta1)와 게이트전극(5a1)과 연결된 게이트전극(5a2)와 소스(3a2), 드레인(4a2)으로 구성되는 제2 액세스 트랜지스터(Ta2)가 형성되어 있다.
또한 상기 반도체 기판(1)의 상면에 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 게이트전극(5d1, 5d2)이 각각 형성되어 있고, 상기 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 각각의 게이트전극(5d1, 5d2)의 양측의 반도체 기판(1)내에는 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 소스(3d1, 3d2)와 드레인(4d1, 4d2)가 각각 형성되어 있다. 즉 게이트전극(5d1)과 소스(3d1), 드레인(4d1)에 의해 제1 드라이브 트랜지스터(Td1)가 구성되고, 게이트전극(5d2)와 소스(3d2), 드레인(4d2)에 의해 제2 드라이브 트랜지스터(Td2)가 구성되어 있다.
그리고, 제1 액세스 트랜지스터(Ta1)의 드레인(4a1)과 제2 드라이브 트랜지스터(Td2)의 게이트전극(5d2)이 버팅(butting) 컨택에 의해 접속되어 있으며, 제2 액세스 트랜지스터(Ta2)의 드레인(4a2)과 제1 드라이브 트랜지스터(Td1)의 게이트전극(5a1)이 버팅(butting) 컨택에 의해 접속되어 있으나 그 각각의 컨택영역은 도시되어 있지 않다.
상기와 같이 반도체 기판(1) 및 그 상면을 이용하여 형성된 제1 및 제2 드라이브 트랜지스터(Td1, Td2) 상면에 제1 로드 트랜지스터(Tl1)의 게이트전극(7l1)과 제2 로드 트랜지스터(Tl2)의 게이트전극(7l2)이 각각 형성되어 있으며, 상기 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 게이트전극(7l1, 7l2)의 위에 상기 제1 및 제2 로드 트랜지스터의 활성층(9)이 형성되어 있고, 상기 활성층(9)에는 이온주입에 의하여 제1 및 제2 로드트랜지스터(Tl1, Tl2)의 각각의 소스(10l1, 10l2) 및 드레인(11l1, 11l2)이 형성되어 있고 상기 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 소스(10l1, 10l2)는 각각 Vdd라인에 연결되어 있다. 또 도 1에 도시된 노드 A, 즉 제1 드라이브 트랜지스터(Td1)의 드레인(3d1)과 제1 로드 트랜지스터(Tl1)의 드레인(11l1)의 접속점은 제1컨택홀(CT1)과, 제2 컨택홀(CT2)에 의해 제2드라이브 트랜지스터(Td2)의 게이트전극(5d2) 및 제2로드 트랜지스터(Tl2)의 게이트전극(7l2)에 연결되어 있다. 또한 도 1에 도시된 노드 B, 즉 제2 드라이브 트랜지스터(Td2)의 드레인(3d2)과 제2 로드 트랜지스터(Tl2)의 드레인(11l2)의 접속점은 제3 컨택홀(CT3)와 제4 컨택홀(CT4)에 의해 제1드라이브 트랜지스터(Td1)의 게이트전극(5d1)과 제1로드 트랜지스터(Tl1)의 게이트전극(7l1)에 연결되어 있다.
상기와 같이 구성되는 종래의 적층형 TFT SRAM셀의 제조공정에 대해 도 2 및 도 3a내지 도 3g를 참조하여 설명하면 다음과 같다. 도 3a 내지 도 3g는 도 2의 x-x'의 각 공정별 종단면도 이다.
먼저 도 2 및 도 3a에 도시한 바와 같이, p-형 반도체 기판(1)에 소자분리영역(2a)와 액티브영역(2b)를 형성하고, 상기 반도체 기판(1)의 상면 전체에 게이트산화막(41)을 형성한다. 상기 소자분리영역(2a)의 형성방법은 일반적인 로코스(LOCOS; Local Oxidation on Silicon)법으로 진행한다. 다음으로, 상기 반도체 기판(1)의 액티브영역(2b)상에 폴리실리콘층을 증착한 다음, 상기 폴리실리콘층을 패터닝하여, 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 게이트전극(5a1, 5a2)을 을 형성하고, 상기 게이트전극(5a1, 5a2)의 양측의 반도체 기판내에 n형 불순물 이온을 주입하여 제1 및 제2 액세스 트랜지스터의 소스(3a1, 3a2) 및 드레인(4a1, 4a2)를 형성한다.
이어서 도 2 및 도 3b에서 도시한 바와 같이, 상기 도 3a에서 도시한 반도체 기판(1)상에 형성된 전체패턴위에 포토레지스트막(42)를 도포한 후, 상기 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 드레인(4a1, 4a2)의 소정영역이 노출되도록 일반적인 포토리소그라피 방법을 이용하여 상기 포토레지스트막(42)를 패터닝한다.
다음으로, 상기 노출된 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 드레인(4a1, Ta2)상면의 게이트산화막(41)을 제거한다. 이 게이트산화막(41)을 제거하는 공정이 매우 어려운 과제이다. 즉 게이트산화막(41)의 두께가 매우 얇기 때문에 식각하는 동안 반도체 기판(1)내에 형성된 드레인(4a1, Ta2) 영역이 식각되어, 정상적인 소자로서의 동작을 못하게 되는 일이 발생한다. 따라서 상기 게이트산화막(41) 제거공정은 매우 주의를 요한다.
이어서, 남아있던 포토레지스트막(42)를 제거하고, 도 3b에서 형성된 패턴들위에 새로운 포토레지스트막(미도시)을 형성한 다음, 상기 새로운 포토레지스트막(미도시)을 패터닝하여, 드라이브 트랜지스터의 게이트전극(5d1, 5d2)을 형성하기 위한 영역상의 포토레지스트막을 부분적으로 제거한다. 상기 패터닝된 포토레지스트막위에 폴리실리콘층을 증착하여 도 3c와 같이 드라이브 트랜지스터의 게이트전극(5d1, 5d2)을 형성한다. 도 3c에는 제2 드라이브 트랜지스터(Td2)의 게이트전극(5d2)만이 도시되어 있고, 제2 드라이브 트랜지스터(Td1)의 게이트전극(5d1)은 도시되어 있지 않다. 이어서 상기 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 게이트전극(5d1, 5d2)의 양측의 반도체 기판(1)내에 불순물 이온을 주입하여 소스(미도시) 및 드레인(미도시)을 형성하여 드라이브 트랜지스터(Td1, Td2)를 제조한다.
이어서 도 2 및 도 3d와 같이 상기 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 게이트전극(5d1, 5d2)을 포함한 반도체 기판의 상면에 형성된 전체패턴 위에 50~100nm의 두꺼운 화학기상증착(Chemical Vapor Deposition; CVD) SiO2막 즉 제1절연층(6)을 형성한 다음, 제2 드라이브 트랜지스터(Td2)의 게이트전극(5d2)상의 소정영역에 컨택홀(CT3)과 상기 제1 드라이브 트랜지스터(Td1)의 게이트전극(5d1)의 소정영역에 컨택홀(CT1)을 형성한다.
다음으로 도 2 및 도 3e와 같이, 상기 CVD SiO2막 즉 제1절연층(6)상면과 상기 컨택 홀(CT1, CT3)내에 630℃에서 저압화학기상증착(Low Pressure Chemical Vapor Deposition ; LPCVD)법으로 폴리실리콘층을 적층한 후, 상기 폴리실리콘층에 대해 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 문턱전압(Vth) 조정을 위해 인(phosphorous) 불순물 이온을 주입 하고나서, 패터닝하여 제1 및 제2 로드 트랜지스터(Tl1, Tl22)의 게이트전극(7l1, 7l2)을 형성한다.
다음으로 상기 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 게이트전극(7l1, 7l2)과 상기 제1절연층(6)의 상면에 로드 트랜지스터의 게이트산화막(8) 즉 제2절연층(8)을 형성하기 위해 LPCVD법에 의해 SiO2막을 증착하거나 또는 SiO2/Si3N4의 다층 필름, 또는 TEOS막등을 증착한다.
이어서, 도 3f와 같이, 제2로드 트랜지스터(Tl2)의 게이트전극(7l2) 상면의 소정부위에 제1 로드 트랜지스터(Tl1)의 드레인(11l1)과 연결하기 위한 컨택홀(CT4)와 제1 로드 트랜지스터(Tl1)의 게이트전극(7l1)상면의 소정부위에 제2 로드 트랜지스터(Tl2)의 드레인(11l2)과 연결하기 위한 컨택홀(CT2)을 각각 형성한 다음, 상기 제2절연층(8)의 상면과 상기 컨택홀(CT2, CT4)내부에 SiH4가스를 이용하여 LPCVD에 의해 520℃에서 아몰퍼스 실리콘층(9)을 40mm이하의 두께로증착한 다음 패터닝하고, 상기 아몰퍼스 실리콘층(9)을 다결정화(폴리실리콘화)하기 위해 저온에서 어닐(annealing)을 한다. 이때 저온에서 어닐링을 하는 이유는 폴리실리콘층의 그레인(grain) 크기를 크게하기 위한 것이며 상기 그레인 크기가 클수록 트랜지스터의 온/오프 커런트(on/off current)특성이 좋아진다. 상기 다결정화된 폴리실리콘층(9)는 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 활성층 및 Vdd라인으로 이용하기 위한 것이다.
다음으로 도 3g와 같이 상기 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 활성층(9) 상면에 감광막을 도포하고, 채널 형성영역상에만 감광막이 남도록 감광막 패턴(43a)를 남긴 채 나머지 부분의 감광막을 제거한다. 이어서 상기 감광막패턴(43a)를 마스크로하여 BF2이온을 2~4 x 1014/㎠도스, 에너지 25KeV로 주입하여 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 소스(10l1, 10l2) 및 드레인(11l1, 11l2)을 형성한다.
상기와 같이 드라이브 트랜지스터위에 로드 트랜지스터를 적층하는 TFT SRAM셀로 인하여, 종래의 SRAM셀에 비해 차지하는 셀이 면적이 크게 축소되었으나, 점점 반도체 소자의 집적도가 높아지면서, 종래와 같은 적층형 TFT SRAM셀 보다도 더 셀이 차지하는 면적이 적은 SRAM셀에 대한 요구가 높아지게 되었다.
또한 종래의 적층형 TFT SRAM은 그 제조공정에서, 액세스 트랜지스터의 드레인과, 드라이브 트랜지스터의 게이트전극를 연결하기 위한 컨택 공정시, 상기 액세스 트랜지스터의 드레인상의 게이트산화막을 제거하는 공정을 수행하는데 상기 게이트산화막이 매우 얇기 때문에 그 제거공정이 매우 어려워, 소자의 신뢰성에 악영향을 주었었다. 상기와 같은 컨택공정을 버팅컨택이라고 하는데 , 따라서 상기 버팅 컨택 공정을 개선하고자 하는 요구가 강했다.
따라서 본 발명의 목적은 상기와 같은 적층형구조의 SRAM셀 보다 집적도가 높은 트렌치형 SRAM셀의 구조 및 제조방법을 제공하는데 있다.
본발명의 또다른 목적은 액세스 트랜지스터의 드레인과 드라이브 트랜지스터의 게이트를 연결하는 공정에서 버팅 컨택(butting contact) 공정을 제거하여 신뢰성이 높고 제조공정이 용이한 SRAM셀을 제공하는데 있다.
상기와 같은 본발명의 목적을 달성하기 위해, 반도체 기판내(1)에 트렌치(2)가 형성되어 있고, 상기 트렌치의 네 벽면(2a, 2b, 2c, 2d)중 마주보는 두벽면 즉 제1 벽면(2a)과 제3 벽면(2c)에 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 소스(ds1, ds2) 및 드레인영역(dd1, dd2)이 형성되어 있고, 즉 구체적으로는 제1벽면(2a)에는 제1 드라이브 트랜지스터(Td1)의 소스(ds1)와 드레인(dd1)이 형성되어 있고, 제3 벽면(2c)에는 제2 드라이브 트랜지스터(Td2)의 소스(ds2)와 드레인(dd2)가 형성되어 있다. 또한 상기 제1벽면 (2a)에 인접한 상기 반도체 기판(1)의 상면에는 제1 로드 트랜지스터(Tl1)의 활성층(4a)이 형성되어 있고, 상기 제3 벽면(2c)에 인접한 상기 반도체 기판(1)의 상면에는 제2 로드 트랜지스터(Tl2)의 활성층(4b)이 형성되어 있고, 상기 제1로드 트랜지스터(Tl1)의 활성층(4a)의 일측벽면과 상기 제1 벽면(2a)은 동일선상의 수직면을 갖고, 또한 상기 제2 로드 트랜지스터(Tl2)의 일측벽면과 제3벽면(2c)은 또한 동일선상의 수직면을 갖는다. 또, 상기 제1 로드 트랜지스터의 활성층(4a)의 일측벽면과 트렌치(2)의 제1벽면(2a)의 표면에는 게이트산화막(6a)가 형성되고, 상기 제2 로드 트랜지스터의 활성층(4b)의 일측벽면과 트렌치(2)의 제3 벽면(2c)의 표면에는 게이트산화막(6b)가 형성되고, 상기 게이트산화막(6a)의 표면에는 제1 로드 트랜지스터(Tl1)와 제1 드라이브 트랜지스터(Td1)의 공통게이트전극(8a)가 형성되어 있고, 상기 게이트산화막(6b)의 표면에는 제2 로드 트랜지스터(Tl2)와 제2 드라이브 트랜지스터(Td2)의 공통게이트전극(8b)가 형성되어 있다.
또한 상기 반도체 기판(1)에 형성된 트렌치의 네벽면(2a, 2b, 2c, 2d)중 마주보는 다른 두 벽면 즉 제2 벽면(2b)과 제4 벽면(2d)에는 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 드레인(ad1, ad2)과 소스(as1, as2)가 형성되어 있고, 즉 제2벽면에는 제1 액세스 트랜지스터(Ta1)의 소스(as1)와 드레인(ad1)이 형성되고, 제4 벽면에는 제2 액세스 트랜지스터(Ta2)의 소스(as2)와 드레인(ad2)가 형성되어 있으며, 제2 벽면(2b)과 제4 벽면(2d)에는 제1 및 제2 액세스 트랜지스터의 각각의 게이트산화막(미도시)이 형성되어 있고, 그 게이트산화막(미도시)의 표면에는 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 각각의 게이트 전극(12a, 12b)이 형성되고, 상기 트렌치(2)의 저면 및 상기 반도체 기판(1)의 상면에는 상기 게이트전극(12a)과 게이전극(12b)를 연결하고 있는 워드라인(WL)이 형성되어 있다. 이때, 상기 제2 드라이브 트랜지스터(Td2)의 드레인(dd2)는 제1 액세스 트랜지스터(Ta1)의 드레인(ad1)과 공유되어 있고, 또한 상기 제2 액세스 트랜지스터(Ta2)의 드레인(ad2)과 상기 제2 드라이브트랜지스터(Td2)의 드레인(dd2)가 공유되어 있으며, 이것은 SRAM셀의 면적 축소에 기여하는 효과가 있다. 상기 워드라인(WL) 위로 제1로드 트랜지스터(Tl1)의 소스(ls1)과 제2 로드 트랜지스터(Tl2)의 소스(ls2)를 연결하는 연결되는 Vdd(16)라인이 형성되어 있고, 상기 Vdd(16)라인 위로는 제1 액세스 트랜지스터(Ta1)의 소스(as1)과 연결된 비트라인(BL) 및 제2 액세스 트랜지스터(Ta2)의 소스(as2)와 연결된 비트 바 라인(/BL)이 형성되어 있는 구조의 SRAM셀을 제공한다.
또한 상기와 같은 구조의 SRAM셀을 제조하기 위하여, 상기 반도체 기판(1)내에 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 소스(as1, as2)와 드레인(ad1, ad2), 제2 및 제2 드라이브 트랜지스터(Td1, Td2)의 소스(ds1, ds2) 및 드레인(dd1, dd2)을 형성하기 위한 불순물 영역들(as1, as2, ad1, ad2, ds1, ds2, dd1, dd2)을 형성하는 단계와, 상기 반도체 기판위에 절연층(3)을 형성하는 단계와, 제1 드라이브 트랜지스터(Td1)의 드레인(dd1)과 제2 드라이브 트랜지스터(Td2)의 드레인(dd2) 영역상에 컨택홀(Cont1, Cont2)을 형성하는 단계와, 상기 컨택홀(Cont1, Cont2)과 상기 반도체 절연층(3) 상면에 아몰퍼스 실리콘층을 형성한 다음 폴리실리콘화하는 단계와, 상기 폴리실리콘화한 아몰퍼스 실리콘층 즉 폴리실리콘층에 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 채널영역이 될 부위에 마스킹 패턴을 형성하는 단계와, 상기 마스킹 패턴를 이용하여 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 드레인(ld1, ld2) 및 소스(ls1, ls2)영역을 형성하기 위한 이온주입을 하는 단계와, 상기 폴리실리콘층을 패터닝하여 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 활성층(4a, 4b)을 형성하는 단계와, 상기 활성층(4a, 4b) 및 절연층(3)의 상면에 SOG막(5)을 형성하여 상기 반도체 기판(1)을 평탄화 하는 단계와, 상기 반도체 기판(1)내의 불순물영역들(as1, as2, ad1, ad2, ds1, ds2, dd1, dd2)의 중심을 지나도록 상기 활성층(4a, 4b)의 일부 및 상기 활성층(4a, 4b) 하의 절연층(3) 및 상기 반도체 기판(1)을 식각하여 트렌치(2)를 형성하는 단계와, 상기 제1로드 트랜지스터(Tl1)의 활성층(4a)의 측벽면과 트렌치의 제1 벽면(2a)에 게이트산화막(6a)를 그리고 상기 제2 로드 트랜지스터(Tl2)의 활성층(4b)의 측벽면과 트렌치의 제3벽면(3c)에 게이트산화막(6b)를 형성하는 단계와, 상기 제1 로드 트랜지스터(Tl1)의 드레인(ld1)의 소정영역상에 컨택홀(Cont 3)을 그리고 제2 로드 트랜지스터(Tl2)의 드레인(ld2)의 소정영역에 컨택홀(Cont4)을 형성하는 단계와, 상기 게이트산화막(6a)의 표면에 제1 로드 트랜지스터(Tl1)와 제1 드라이브 트랜지스터(Td1)의 공통게이트전극(8a)을 형성하고, 또한 상기 게이트산화막(6b)의 표면에는 제2 로드 트랜지스터(Tl2)와 제2 드라이브 트랜지스터(Td2)의 공통게이트전극(8b)를 형성함과 동시에 상기 반도체 기판(1)의 상면에는 컨택홀(Cont4)을 통해 상기 제1 로드 트랜지스터(Tl1)와 제1 드라이브 트랜지스터(Td1)의 공통게이트전극(8a)과 상기 제2로드 트랜지스터(Tl2) 및 제2 드라이브 트랜지스터(Td2)의 드레인(dd2, ld2)에 연결하고, 컨택홀(Cont 3)을 통해 상기 제2 로드 트랜지스터(Tl2)와 제2 드라이브 트랜지스터(Td2)의 공통게이트전극(8b)과 상기 제1로드 트랜지스터(Tl1) 및 제1 드라이브 트랜지스터(Td1)의 드레인(dd2)에 연결하기 위한 폴리실리콘 배선(8c)을 형성하는 단계와, 상기 트렌치(2)의 다른 두 벽면 즉 제2 벽면(2b)과 제4 벽면(2d) 및 트렌치(2)의 저면에 게이트산화막(미도시)을 형성하는 단계와, 상기 트렌치의 제2벽면(2b)에 형성된 게이트산화막(미도시) 표면에 제1 액세스 트랜지스터(Ta1)의 게이트전극(12a) 및 트렌치의 제4 벽면(2d)의 게이트산화막 표면에 제2 액세스 트랜지스터(Ta2)의 게이트전극(12b)를 형성하고, 상기 트렌치의 저면에는 상기 게이트전극(12a)와 게이트전극(12b)를 연결하고 있는 워드라인(WL)을 형성하는 단계와, 상기 반도체 기판(1)에 형성된 모든 패턴들 상면에 절연층(14)을 형성하여 상기 반도체 기판(1)을 평탄화하는 단계와, 상기 상기 제1로드 트랜지스터(Tl1)의 소스의 상면에 컨택홀(Cont 5)를, 그리고 제2 로드 트랜지스터(Tl2)의 소스 상면에 컨택홀(Cont6)을 형성하는 단계와, 상기 컨택홀(Cont5, Cont6) 및 절연층(14)의 상면에 폴리실리콘층 또는 금속층을 증착한 다음 패터닝하여 Vdd라인(16)을 형성하는 단계와, 상기 Vdd라인(16) 위에 절연층(18)을 형성한 다음, 상기 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 소스(as1, as2) 상에 컨택홀(Cont7, Cont8)을 형성하고, 상기 컨택홀(Cont7, Cont8) 및 절연층(18)상에 폴리실리콘층을 형성한다음 패터닝하여 비트라인(BL) 및 비트바라인(/BL)을 형성하는 단계를 포함하는 SRAM셀 제조방법을 제공한다.
또한 본발명의 목적을 달성하기 위한 또다른 실시례로서 반도체 기판내(1)에 사각형상의 트렌치(2)가 형성되어 있고, 상기 트렌치의 네 벽면(2a, 2b, 2c, 2d)중 마주보는 두벽면 즉 제1 벽면(2a)과 제3 벽면(2c)에는 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 소스(ds1, ds2) 및 드레인영역(dd1, dd2)이 형성되어 있고, 상기 제1 및 제3 벽면(2a, 2c)에 인접한 상기 반도체 기판(1)의 상면에는 제1 및 제2 로드 저항(L1, L2)이 형성되어 있고, 상기 로드저항(L1, L2)의 일측벽면과 상기 트렌치의 제1 및 제3 벽면(2a, 2c)은 각각 동일선상의 수직면을 형성하고 있다. 또한 상기 트렌치의 제1벽면과 제3 벽면에는 게이트산화막(미도시)이 형성되어 있고, 상기 제1 벽면의 게이트산화막(미도시)의 표면에 폴리실리콘층이 형성되어 제1 드라이브 트랜지스터(Td1)의 게이트전극(38a)으로 동작한다. 또한 상기 제3 벽면의 게이트산화막(미도시)의 표면에 폴리실리콘층이 형성되어 제2 드라이브 트랜지스터(Td2)의 게이트전극(38b)으로 동작한다. 또한 상기 반도체 기판(1)에 형성된 트렌치의 네벽면(2a, 2b, 2c, 2d)중 다른 두 마주보는 벽면 즉 제2 벽면(2b)에는 제1 액세스 트랜지스터(Ta1)의 소스(as1)와 드레인(ad1)이 형성되어 있고, 제4 벽면(2d)에는 제2 액세스 트랜지스터(Ta2)의 드레인(ad2)과 소스(as2)가 형성되어 있고, 제2벽면의 표면에는 게이트산화막(미도시)과 제1 액세스 트랜지스터의 게이트전극(42a)가 차례로 적층되어 있고, 제4벽면에는 게이트산화막(미도시)과 제2 액세스 트랜지스터(Ta2)의 게이트전극(42b)가 형성되고, 상기 트렌치의 저면에는 상기 게이트전극(42a)과 게이트전극(42b)를 연결하는 워드라인(WL)이 형성된다. 상기 워드라인(WL) 위로 제1 및 제2 로드 저항(L1, L2)과 연결되는 Vdd라인(44)이 형성되어 있고, 상기 Vdd라인(44) 위로는 제1 및 제2 액세스 트랜지스터의 소스(as1, as2)와 연결되는 비트라인(BL) 및 비트 바 라인(/BL)이 형성되어 있는 구조의 SRAM셀을 제공한다.
또한 상기와 같은 실시례를 갖는 구조의 SRAM셀을 제조하기 위하여, 상기 반도체 기판(1)내에 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 소스(as1, as2)와 드레인(ad1, ad2), 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 소스(ds1, ds2) 및 드레인(dd1, dd2)을 형성하기 위한 불순물 영역들(as1, as2, ad1, ad2, ds1, ds2, dd1, dd2)을 형성하는 단계와, 상기 반도체 기판위에 절연층(미도시)을 형성하는 단계와, 제1 드라이브 트랜지스터(Td1)의 드레인(dd1)과 제2 드라이브 트랜지스터(Td2)의 드레인(dd2) 영영상에 컨택홀(Cont1, Cont2)을 형성하는 단계와, 상기 컨택홀(Cont1, Cont2)과 상기 반도체 절연층(미도시) 상면에 제1 및 제2 로드 저항(L1, L2)을 형성하는 단계와, 상기 불순물영역들(as1, as2, ad1, ad2, ds1, ds2, dd1, dd2)의 중심을 지나도록 상기 로드저항(L1, L2) 및 상기 로드 저항(L1, L2)하의 절연층(미도시) 및 상기 반도체 기판(1)을 식각하여 트렌치(2)를 형성하는 단계와, 상기 트렌치의 네벽면중 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 소스(ds1, ds2) 및 드레인(dd1, dd2)이 형성되어 있는 제1 및 제3 벽면(2a, 2c)에 게이트산화막(미도시)을 형성하는 단계와, 상기 게이트산화막(미도시)의 표면에 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 게이트전극(38a, 38b)을 형성하는 단계와, 상기 트렌치(2)의 다른 두 벽면(2b, 2d)에 게이트산화막(미도시)을 형성하는 단계와, 상기 게이트산화막(미도시)의 표면에 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 게이트전극(42a, 42b)를 형성하고, 상기 트렌치(2)의 저면에 상기 게이트전극(42a)과 게이트전극(42b)를 연결하고 있는 워드라인(WL)을 형성하는 단계와, 상기 반도체 기판(1)에 형성된 모든 패턴들 상면에 절연층(미도시)을 형성하여 상기 반도체 기판(1)을 평탄화하는 단계와, 상기 상기 제1 및 제2 로드 저항(L1, L2)의 상면에 컨택홀(Cont3, Cont4)를 형성하는 단계와, 상기 컨택홀(Cont3, Cont4) 및 절연층(미도시)의 상면에 Vdd라인(44)을 형성하는 단계와, 상기 Vdd라인(44) 위에 절연층(미도시)을 형성한 다음, 상기 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 소스(as1, as2) 상면에 컨택홀(Cont5, Cont6)을 형성하고, 상기 컨택홀(Cont5, Cont6) 및 절연층(45)상에 폴리실리콘층을 형성한다음 패터닝하여 비트라인(BL) 및 비트 바 라인(/BL)을 형성하는 단계를 포함하는 본발명의 또다른 실시례에 따른 SRAM셀 제조방법을 제공한다.
도 1. 종래 TFT SRAM 셀의 등가회로도.
도 2. 종래 TFT SRAM셀의 평면 레이아웃도.
도 3a 내지 도 3g. 도2의 x-x'선의 단면을 보여주는 공정수순도.
도 4a 내지 도4s. 본발명의 TFT SRAM셀 공정순서도.
도 5. 종래 로드저항을 이용하는 SRAM셀의 등가회로도.
도 6a 내지 도 6k 본발명의 다른 실시례인 로드 저항을 이용하는
SRAM셀의 제조순서를 나타내는 평면도.
* 도면의 주요부분에 대한 부호설명
1: 반도체 기판
as1, ad1, as2, ad2 : 액세스 트랜지스터의 불순물 영역(소스, 드레인)
ds1, dd1, ds2, dd2 : 드라이브 트랜지스터의 불순물 영역(소스, 드레인)
ls1, ld1, ls2, ld2 : 로드 트랜지스터의 불순물 영역(소스, 드레인)
3 : 절연층
5 : SOG막
4a, 4b : 로드 트랜지스터의 활성층
6a, 6b : 트렌치의 제1, 제3 벽면의 게이트 산화막
8a, 8b : 로드 트랜지스터 및 드라이브 트랜지스터의 공통게이트전극
8c : 폴리실리콘 배선
10a, 10b : 트렌치의 제2, 제4 벽면의 게이트 산화막
12a, 12b : 액세스 트랜지스터의 게이트전극
14 : 게이트전극
WL : 워드라인
16 : Vdd라인
BL, /BL : 비트라인, 비트 바 라인
Cont1, Cont2, Cont3, Cont4, Cont5, Cont6, Cont7, Cont8 : 컨택홀
상기 간단히 언급한 본발명의 TFT SRAM셀의 구조 및 제조방법에 대해 도면을 참조하여 상세히 설명한다.
상기와 같은 본발명의 SRAM셀의 구조는 도 4g 및 도 4h에 도시된 바와 같이, 반도체 기판내(1)에 트렌치(2)가 형성되어 있고, 상기 트렌치의 네 벽면(2a, 2b, 2c, 2d)중 마주보는 두벽면 즉 제1 벽면(2a)과 제3 벽면(2c)에 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 불순물영역들 즉 소스(ds1, ds2) 및 드레인영역(dd1, dd2)이 형성되어 있고, 즉 구체적으로는 제1벽면(2a)에는 제1 드라이브 트랜지스터(Td1)의 소스(ds1)와 드레인(dd1)이 형성되어 있고, 제3 벽면(2c)에는 제2 드라이브 트랜지스터(Td2)의 소스(ds2)와 드레인(dd2)가 형성되어 있다. 또한 상기 제1 벽면 (2a)에 인접한 상기 반도체 기판(1)의 상면에는 제1 로드 트랜지스터(Tl1)의 활성층인 제1활성층(4a)이 형성되어 있고, 상기 제3 벽면(2c)에 인접한 상기 반도체 기판(1)의 상면에는 제2 로드 트랜지스터(Tl2)의 활성층(4b)인 제2활성층(4b)이 형성되어 있고, 상기 제1로드 트랜지스터(Tl1)의 활성층(4a)의 일측벽면과 상기 제1 벽면(2a)은 동일선상의 수직면을 갖고, 또한 상기 제2 로드 트랜지스터(Tl2)의 일측벽면과 제3벽면(2c)은 또한 동일선상의 수직면을 갖는다. 또, 도 4l 및 도 4m에 도시된 바와 같이, 상기 제1활성층(4a)의 일측벽면과 트렌치(2)의 제1벽면(2a)의 표면에는 게이트산화막(6a)가 형성되고, 상기 제2활성층(4b)의 일측벽면과 트렌치(2)의 제3 벽면(2c)의 표면에는 게이트산화막(6b)가 형성되고, 상기 게이트산화막(6a)의 표면에는 제1 로드 트랜지스터(Tl1)와 제1 드라이브 트랜지스터(Td1)의 공통게이트전극(8a)인 제1 게이트전극(8a)가 형성되어 있고, 상기 게이트산화막(6b)의 표면에는 제2 로드 트랜지스터(Tl2)와 제2 드라이브 트랜지스터(Td2)의 공통게이트전극(8b)인 제2 게이트전극(8b)가 형성되어 있다. 또한 도4g 및 도 4h에서와 같이, 상기 반도체 기판(1)에 형성된 트렌치의 네벽면(2a, 2b, 2c, 2d)중 마주보는 다른 두 벽면 즉 제2 벽면(2b)에는 제1 액세스 트랜지스터(Ta1)의 불순물 영역들인 소스(as1)와 드레인(ad1)이 형성되고 제4 벽면(2d)에는 제2 액세스 트랜지스터(Ta2)의 불순물 영역인 소스(as2)와 드레인(ad2)이 형성되어 있고, 도 4l 및 도 4m에서와 같이, 제2 벽면(2b)과 제4 벽면(2d)에는 제1 및 제2 액세스 트랜지스터의 각각의 게이트산화막(미도시)이 형성되어 있고, 그 게이트산화막(미도시)의 표면에는 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 각각의 게이트 전극(12a, 12b)이 형성되고, 상기 트렌치(2)의 저면에는 상기 게이트전극(12a)과 게이전극(12b)를 연결하고 있는 워드라인(WL)이 형성되어 있다. 이때, 도 4g에 도시된 바와 같이, 상기 제2 드라이브 트랜지스터(Td2)의 드레인(dd2)은 제1 액세스 트랜지스터(Ta1)의 드레인(ad1)과 공유되어 있고, 또한 상기 제2 액세스 트랜지스터(Ta2)의 드레인(ad2)과 상기 제2 드라이브트랜지스터(Td2)의 드레인(dd2)이 공유되어 있다. 또한 도 4o에서와 같이 트렌치(2)의 내부 및 전체 패턴들 위에 형성된 절연층의 상면에, 상기 워드라인(WL) 위로 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 소스(ls1, ls2)와 연결되는 Vdd(16)라인이 형성되어 있고, 상기 Vdd(16)라인 위로는 도 4r에 도시된 바와 같이, 제1 액세스 트랜지스터(Ta1)의 소스(as1)와 연결된 비트라인(BL) 및 제2 액세스 트랜지스터(Ta2)의 소스(as2)와 연결된 비트 바 라인(/BL)이 형성되어 있다.
상기와 같은 구조를 갖는 SRAM셀의 제조방법은 다음과 같다.
먼저 반도체 기판(1)내에 제1 드라이브 트랜지스터(Td1)의 소스(ds1)와 드레인(dd1), 제2 드라이브 트랜지스터(Td2)의 소스(ds2)와 드레인(dd2), 제1 액세스 트랜지스터(Ta1)의 소스(as1)와 드레인(ad1), 제2 액세스 트랜지스터(Ta2)의 소스(as2)와 드레인(ad2)을 형성하기 위해, 반도체 기판(1)내에 도 4a와 같이 불순물을 주입한다. 도 4a의 a-a'의 종단면에 대한 사시도는 도 4b와 같다.
이어서 도 4c, 도 4d에서와 같이, 반도체 기판(1)의 상면에 절연층(3)을 형성한 다음, 제1 드라이브 트랜지스터(Td1)의 드레인(dd1)과 제1로드 트랜지스터(Tl1)의 드레인(ld1)을 연결하기 위한 컨택홀(Cont1) 및 제2 드라이브 트랜지스터(Td2)의 드레인(dd2)와 제2 로드 트랜지스터(Tl2)의 드레인(ld2)을 연결하기 위한 컨택홀(Cont2)를 제1 및 제2 드라이브 트랜지스터의(Td1, Td2) 드레인(dd1, dd2)상에 각각 형성한다. 상기 도 4c의 a-a'의 종단면의 사시도는 도 4d와 같다.
이어서, 상기 컨택홀(Cont1, Cont2)과 상기 절연층(3)의 상면에 SiH4가스를 이용하여 LPCVD에 의해 520℃에서 아몰퍼스 실리콘층(4)을 40mm이하의 두께로증착한 다음 상기 아몰퍼스 실리콘층을 다결정화(폴리실리콘화)하기 위해 저온에서 어닐(annealing)을 한다. 이어서 도 4e에서와 같이, 상기 다결정화한 아몰퍼스 실리콘층 즉 폴리실리콘층에 일반적인 포토리소 그라피 공정과 식각공정을 통하여 제1 로드 트랜지스터의 활성층인 제1활성층(4a) 및 제2 로드 트랜지스터의 활성층인 제2활성층(4b)의 패턴을 형성한다. 이어서 상기 활성층(4a, 4b)의 패턴과 상기 절연층(3)상에 감광막을 얹고 포토리소그라피 공정을 수행하여 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 채널부위에만 감광막 패턴을 남긴다. 상기 감광막 패턴을 마스크로하여 소스(ls1, ls2) 및 드레인(ld1, ld2) 형성을 위한 이온주입 공정을 수행한다.
상기와 같이 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 제1 및 제2 활성층(4a, 4b)을 형성한 후, 도 4g와 같이 상기 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 활성층(4)과 상기 절연층(3)상에 절연층으로서 SOG막(5)을 형성하여 상기 반도체 기판(1)을 평탄화 한 다음, 상기 SOG막(5)위에 감광막(미도시)을 형성한 다음, 트렌치(2)를 형성하기 위한 영역상의 감광막을 제거하여 감광막 패턴(미도시)를 형성하고, 상기 감광막 패턴(미도시)을 마스크로하여 상기 상기 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 활성층의 일부분 및 SOG막(5)과 그 하부막인 절연층(3)을 활성이온에칭법(Reactive Ion Etching ; RIE)으로 이방성 에칭을한다. 이어서 상기 반도체 기판(1)에 형성된 불순물 영역들(as1, as2, ad1, ad2, ds1, ds2, dd1, dd2)의 각각의 중심을 지나도록 상기 반도체 기판(1)을 식각하여 도 4h와 같이 트렌치(2)를 형성한다. 상기 트렌치(2)의 깊이는 상기 불순물 영역들(as1, as2, ad1, ad2, ds1, ds2, dd1, dd2)의 깊이보다 깊게 형성한다. 상기 도 4g의 a-a'의 종단면의 사시도는 도 4h와 같다.
도 4i 내지 도 4k에서는 트렌치(2)의 네벽면중 제1 드라이브 트랜지스터(Td1)를 형성하기 위한 제1벽면(2a)과 제1 로드 트랜지스터(Tl1)의 활성층인 제1활성층(4a)의 벽면에 게이트산화막(6a)를, 그리고 제2 드라이브 트랜지스터(Td2)를 형성하기 위한 제3벽면(2c)와 제2 로드 트랜지스터(Tl2)의 활성층인 제2활성층(4b)의 벽면에 게이트산화막(6b)을 형성한다. 상기 게이트산화막으로는 SiO2막이나 TEOS막 또는 SiO2/Si3N4의 다층막을 이용할 수 있다.
이어서 상기 제1 로드 트랜지스터(Tl1)의 드레인(ld1)상에 컨택홀(Cont3)을 그리고 제2 로드 트랜지스터(Tl2)의 드레인(ld2)상에 컨택홀(Cont4)를 형성한다. 상기 컨택홀(Cont3)은 제2 로드 트랜지스터(Tl2)와 제2 드라이브 트랜지스터(Td2)의 공통게이트전극(8b)인 제2 게이트전극(8b)과 연결하기 위한 것이며, 상기 컨택홀(Cont4)은 제1 로드 트랜지스터(Tl1)와 제1 드라이브 트랜지스터(Td1)의 공통게이트전극(8a)인 제1 게이트전극(8a)과 연결하기 위한 것이다.
이어서 게이트산화막(6a, 6b)의 표면 및 상기 컨택홀(Cont3, Cont4)를 포함한 상기 반도체 기판(1)의 상면에 폴리실리콘층을 적층한 다음 패터닝하여 게이트산화막(6a)의 표면에는 제1 로드 트랜지스터(Tl1)와 제1 드라이브 트랜지스터(Td1)의 공통게이트전극(8a)인 제1 게이트전극(8a)를 형성하고, 게이트산화막(6b)의 표면에는 제2 로드 트랜지스터(Tl2)와 제2 드라이브 트랜지스터(Td2)의 공통게이트전극(8b)인 제2 게이트전극(8b)를 형성하고, 상기 반도체 기판(1)의 상면에는 상기 컨택홀(Cont3, Cont4)를 통해 상기 제1로드 트랜지스터의 드레인(dd1)을 제2게이트전극(8b)와 연결하고 제2 로드 트랜지스터의 드레인(dd2)를 마주보는 벽면에 형성되어 있는 제1 게이트전극(8a)에 연결하기 위한 폴리실리콘 배선(8c)을 형성한다.
이어서 도 4l와 4m에서는 상기 트렌치(2)의 다른 두 벽면 즉 제2벽면(2b)과 제4 벽면(2d) 및 트렌치(2)의 저면에 산화막(미도시)을 형성한다. 상기 산화막 표면 전체와 상기 반도체 기판(1)의 상면에 폴리실리콘층을 적층한 다음 패터닝하여 상기 제2 벽면(2b)의 산화막위에는 제1 액세스 트랜지스터(Ta1)의 게이트전극(12a)를 형성하고, 제4 벽면(2d)의 산화막위에는 제2 액세스 트랜지스터(Ta2)의 게이트전극(12b)를 형성하고, 트렌치 저면에 형성된 산화막(10)의 상면 및 상기 반도체 기판(1)의 상면에는 상기 게이트전극(12a)와 게이트전극(12b)를 연결하는 워드라인(WL)을 형성한다.
도 4n, 도 4o, 도 4p에서는 상기 트렌치(2)의 내부 및 상기 반도체 기판(1)의 상면에 SOG막(14)을 적층하여 상기 반도체 기판(1)을 평탄화 한 다음, 상기 제1 및 제2 로드 트랜지스터(Tl1, Tl2)의 소스(ls1, ls2)위에 컨택홀(Cont5, Cont6)를 형성하고, 상기 컨택홀(Cont5, Cont6)와 상기 SOG막(14)의 상면에 도전층을 형성한 다음 패터닝하여 Vdd라인(16)을 형성한다. 상기 도전층(16)의 재료로는 폴리실리콘 또는 알루미늄이나 텅스텐 등의 금속층 및 그 금속실리사이드 등을 이용할 수 있다. 도 4o의 a-a'의 종단면도는 도 4p와 같다.
이어서 도 4q, 도 4r에서는, 상기 Vdd라인(16) 및 상기 SOG막(14)의 상면에 다시 절연층(18)을 형성하고, 도 4q에서는 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 소스(as1, as2)의 상면에 컨택홀(Cont7, Cont8)을 각각 형성하고, 상기 컨택홀(Cont7, Cont8)의 내부 및 상기 절연층(18)의 상면에 도전층을 형성한 다음 패터닝하여 비트라인(BL) 및 비트 바 라인(/BL)을 형성하여 SRAM셀의 제조를 완료한다. 상기 도전층의 재료로는 폴리실리콘 및 알루미늄 또는 텅스텐 등의 금속배선을 이용할 수 있다.
상기와 같이 구성 및 제조되는 본발명의 트렌치를 이용하는 SRAM셀은 종래의 폴리실리콘을 이용한 로드 저항을 이용하는 고저항 부하형 SRAM셀에도 적용할 수 있다. 즉 본발명의 TFT SRAM셀에서 로드 트랜지스터를 형성하기 위한 활성층을 저항으로 이용할 수 있는 도핑되지 않는 폴리실리콘 패턴으로 대치함으로서, 간단하게 고저항 부하형의 SRAM셀을 제조할 수 있다.
상기의 고저항 부하형 SRAM셀의 등가회로를 도 5에 도시했다. 즉 TFT SRAM셀과 비교하여 제1 및 제2 로드 트랜지스터(Tl1, Tl2)를 로드 저항(L1, L2)로 대치한 것이 다르며, 그 동작은 TFT SRAM셀에서와 같다.
상기 도 5와 같은 등가회로를 갖는 고저항 부하형 SRAM셀의 트렌치를 이용한 구조 및 제조방법은 다음과 같다.
먼저 고저항 부하형 SRAM셀의 구조를 도 6a내지 도 6k를 참조로 설명하면 다음과 같다. 즉 반도체 기판(1)내에는 트렌치(2)가 형성이 되어 있고, 상기 트렌치(2)의 마주 보는 두벽면 즉 제1 벽면(2a)과 제3 벽면(2c)에 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 소스(ds1, ds2)와 드레인(dd1, dd2)이 형성되어 있고, 다른 두 마주보는 벽면 즉 제2 벽면(2b)과 제4벽면(2d)에 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 소스(as1, as2)와 드레인(ad1, ad2)이 형성되어 있으며, 상기 트렌치(2)의 각 벽면(2a, 2b, 2c, 2d)의 표면 및 상기 트렌치(2)의 저면에 게이트산화막(미도시)이 형성되어 있고, 상기 제1 벽면(2a)과 제3벽면(2c)의 게이트산화막(미도시) 표면에는 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 게이트전극(38a, 38b)가 각각 형성되어 있고, 상기 제2 벽면(2b)과 제4 벽면(2d)의 게이트산화막(미도시) 표면에는 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 게이트전극(42a, 42b)가 각각 형성이 되어 있으며, 상기 트렌치의 저면에는 상기 게이트전극(42a)와 게이트전극(42b)를 연결하고 있는 워드라인(WL)이 형성되어 있다. 또한 트렌치의 제1벽면(2a) 및 제3 벽면(2c)에 인접하는 상기 반도체 기판(1)의 상면에는 제1 및 제2 로드 저항(L1, L2)가 형성되어 있다. 상기 제1 및 제2 로드 저항(L1, L2)의 한쪽 끝과 한쪽 끝을 Vdd라인(42)이 연결하고 있으며, 상기 Vdd라인(42)의 상면에는 상기 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 소스(as1, as2)와 연결된 비트라인(BL)과 비트바라인(/BL)으로 구성이 되어 있다.
상기 고저항부하형 트렌치 SRAM셀의 제조방법은 다음과 같다.
먼저 반도체 기판(1)내에 제1 드라이브 트랜지스터(Td1)의 소스(ds1)와 드레인(dd1), 제2 드라이브 트랜지스터(Td2)의 소스(ds2)와 드레인(dd2), 제1 액세스 트랜지스터(Ta1)의 불순물 영역인 소스(as1)와 드레인(ad1), 제2 액세스 트랜지스터(Ta2)의 불순물 영역인 소스(as2)와 드레인(ad2)을 형성하기 위해, 반도체 기판(1)내에 도 6a와 같이 불순물을 주입한다. 이때, 상기 제1 드라이브 트랜지스터(Td1)의 드레인(dd1)과 제1 액세스 트랜지스터(Ta1)의 소스(as1)은 동일한 영역을 공유하며, 제2 드라이브 트랜지스터(Td2)의 드레인(dd2)와 제2 액세스 트랜지스터(Ta2)의 소스(as2)가 같은 영역을 공유한다.
이어서 반도체 기판(1)의 상면에 절연층(미도시)을 형성한 다음, 도 6b와 같이, 제1 드라이브 트랜지스터(Td1)의 드레인(dd1)과 제1 로드 저항(L1)을 연결하기 위한 컨택홀(Cont 11)과, 제2 드라이브 트랜지스터(Td2)의 드레인(dd2)과 제2 로드 저항(L2)을 연결하기 위한 컨택홀(Cont 12)을 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 드레인(dd1, dd2)상에 형성한다.
다음으로 상기 컨택홀(Cont 11, Cont 12)과 상기 절연층(미도시)의 상면에 도핑되지 않은 폴리실리콘층을 증착한 다음 패터닝하여 도 6c와 같이 제1 및 제2 로드 저항(L1, L2)을 형성한다. 이어서 상기 제1 및 제2 로드 저항(L1, L2) 및 상기 절연층(미도시)상에 SOG막(미도시)을 형성하여 평탄화한다.
다음으로 도 6d와 같이, 제1 및 제2 로드저항(L1, L2)의 일부 및 SOG막(미도시)을 반도체 기판(1)내에 트렌치(2)를 형성하기 위해 식각을 하고, 상기 제1 및 제2 로드저항(L1, L2) 및 SOG막(미도시)하부에 형성된 절연층(미도시)을 연속하여 식각한 다음, 상기 반도체 기판(1)내에 형성된 불순물영역들(as1, as2, ad1, ad2, ds1, ds2, dd1, dd2)의 중심선을 지나도록 상기 반도체 기판(1)을 식각하여 트렌치(2)를 형성한다.
다음으로 트렌치(2)의 네벽면(2a, 2b, 2c, 2d) 및 트렌치(2)의 저면에 절연막 즉 게이트산화막(미도시)을 형성하고, 도 6e와 같이 상기 제1 및 제2 로드 저항( L1, L2)상에 컨택홀(Cont 13, 14)을 각각 형성하고, 상기 제1 및 제2 드라이브 트랜지스터(Td1, Td2)의 소스(ds1, ds2) 및 드레인(dd1, dd2)이 형성되어 있는 트렌치 벽면(2a, 2c)에 형성된 게이트 산화막(미도시) 표면 및 상기 컨택홀(Cont 13, Cont 14)를 포함한 상기 반도체 기판(1)의 상면에 폴리실리콘층을 증착한 다음 패터닝하여 도 6f와 같이 제1 및 제2 드라이브 트랜지스터의 게이트전극(38a, 38b)를 형성하고, 제1 및 제2 로드저항(L1, L2)와 상기 게이트전극(38a, 38b)를 연결하기 위한 배선(38c)을 형성한다.
다음으로 도 6g와 같이, 상기 게이트전극(38a, 38b) 및 폴리실리콘 배선(38c)상에 절연층(미도시)을 형성한 다음 상기 절연층상에 폴리실리콘층을 증착한 후 패터닝하여 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 게이트전극(40a, 40b) 및 상기 게이트전극(40a)와 게이트전극(40b)를 연결하는 워드라인(WL)을 형성한다.
다음으로 도 6h와 같이, 상기 반도체 기판(1)상면 및 트렌치(2)내부에 절연층(미도시)을 적층하여 상기 반도체 기판(1)을 평탄화하고, 상기 제1 및 제2 로드 저항(L1, L2)의 한쪽 끝을 각각 연결하는 Vdd라인(44)을 연결하기 위한 컨택홀(Cont 15, Cont 16)을 상기 제1 및 제2 로드 저항(L1, L2)상에 형성하고, 도 6i와 같이, 상기 컨택홀(Cont 15, Cont 16)의 내면 및 상기 절연층(미도시)상에 폴리실리콘층 또는 금속층을 적층한 다음 패터닝하여 Vdd라인(44)을 형성한다. 이어서 Vdd라인(44)상면에 절연층(미도시)형성하고, 도 6j와 같이, 상기 제1 및 제2 액세스 트랜지스터(Ta1, Ta2)의 소스(as1, as2)와 비트라인(BL), 비트 바 라인(/BL)을 연결하기 위한 컨택홀 (Cont 17, Cont 18)을 형성하고, 상기 컨택홀(Cont 17, Cont 18)의 내면 및 상기 절연층(미도시)상에 폴리실리콘층 또는 금속층을 증착한 후 패터닝하여 도 6k와 같이 비트라인(BL)과 비트 바 라인(/BL)을 형성하여 본발명에 의한 고저항 부하형 SRAM셀 제조를 완료한다.
이상에서 설명한 바와 같이 본 발명에 따른 트렌치형 SRAM셀을 이용함으로써, 로드 트랜지스터와 드라이브 트랜지스터의 게이트전극을 공통으로 구성하여 반도체 기판의 깊이 방향으로 형성하므로, 종래보다 게이트전극의 폭이 차지하는 면적이 줄어들며, 또한 액세스 트랜지스터의 게이트 전극이 또한 반도체 기판 표면에 형성되지 않고, 기판에 대해 수직인 방향으로 형성되므로 트랜지스터의 면적이 줄어든다. 결과적으로, SRAM셀의 크기기 줄어들어 집적도가 향상됨에 따라 생산성을 향상시키고, 저가격화에 기여하는 효과가 있다.
또한 종래의 액세스 트랜지스터와 드라이브 트랜지스터의 게이트전극의 접속부인 버팅컨택의 어려움을 해소하여 공정이 용이하고 신뢰성 향상에 기여하는 효과가 있다.

Claims (7)

  1. 제1 및 제2 액세스 트랜지스터, 제1 및 제2 드라이브 트랜지스터, 제1 및 제2 로드 레지스터를 가지며, 제1 액세스 트랜지스터의 불순물 영역 및 제1 로드 레지스터의 한쪽단 및 제2 드라이브 트랜지스터의 게이트전극이 서로 연결되어 있는 제1 노드(A)와, 제2액세스 액세스 트랜지스터의 불순물 영역과 제2로드 레지스터의 한쪽단 및 제1드라이브 트랜지스터의 게이트전극이 서로 연결되어 있는 제2 노드(B)로 구성되는 메모리 소자에 있어서,
    반도체 기판내에 형성된 최소한 두 개이상의 측벽 즉 제1 및 제2측벽을 갖는 트렌치와,
    상기 트렌치의 제1 및 제2 측벽내에 각각 형성된 상기 제1 및 제2 드라이브 트랜지스터의 불순물 영역과,
    상기 제1 및 제2 드라이브 트랜지스터의 불순물 영역을 포함하는 상기 트렌치의 제1 및 제2 측벽에 각각 형성된 상기 제1 및 제2 드라이브 트랜지스터의 각각의 게이트전극과,
    상기 트렌치의 제1 및 제2 측벽내부에 상기 트렌치의 측벽과 수평이고, 상기 반도체 기판의 표면과는 수직으로 형성된 제1 및 제2 드라이브 트랜지스터의 채널을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1 및 제2 액세스 트랜지스터, 제1 및 제2 드라이브 트랜지스터, 제1 및 제2 로드 레지스터를 가지며, 제1 액세스 트랜지스터의 불순물 영역 및 제1 로드 레지스터의 한쪽단 및 제2 드라이브 트랜지스터의 게이트전극이 서로 연결되어 있는 제1 노드(A)와, 제2액세스 액세스 트랜지스터의 불순물 영역과 제2로드 레지스터의 한쪽단 및 제1드라이브 트랜지스터의 게이트전극이 서로 연결되어 있는 제2 노드(B)로 구성되는 메모리 소자에 있어서,
    반도체 기판내에 형성된 최소한 두 개이상의 측벽 즉 제1 및 제2측벽을 갖는 트렌치와,
    상기 트렌치의 제1 및 제2 측벽내에 각각 형성된 상기 제1 및 제2 액세스 트랜지스터의 불순물 영역과,
    상기 제1 및 제2 액세스 트랜지스터의 불순물 영역을 포함하는 상기 트렌치의 제1 및 제2 측벽에 각각 형성된 상기 제1 및 제2 액세스 트랜지스터의 각각의 게이트전극과,
    상기 트렌치의 제1 및 제2 측벽내부에, 상기 트렌치의 측벽과 수평이고, 상기 반도체 기판의 표면과는 수직으로 형성된 제1 및 제2 액세스 트랜지스터의 채널을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서, 상기 제1 및 제2 액세스 트랜지스터의 각각의 게이트전극은 서로 연결된 공통 전극인 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1 및 제2 액세스 트랜지스터, 제1 및 제2 드라이브 트랜지스터, 제1 및 제2 로드 레지스터를 가지며, 제1 액세스 트랜지스터의 불순물 영역 및 제1 로드 레지스터의 한쪽단 및 제2 드라이브 트랜지스터의 게이트전극이 서로 연결되어 있는 제1 노드(A)와, 제2액세스 액세스 트랜지스터의 불순물 영역과 제2로드 레지스터의 한쪽단 및 제1드라이브 트랜지스터의 게이트전극이 서로 연결되어 있는 제2 노드(B)로 구성되는 메모리 소자에 있어서,
    반도체 기판내에 형성된 제1측벽 내지 제4 측벽을 갖는 4개 이상의 측벽으로 된 트렌치와,
    상기 트렌치의 제1 및 제3 측벽에 각각 형성된 상기 제1 및 제2 드라이브 트랜지스터의 불순물 영역과,
    상기 제1 및 제3 측벽에 대응하는 상기 반도체 기판상면에 형성된 제1 및 제2 로드 레지스터의 불순물 영역을 포함하는 제1 및 제2 활성층과,
    상기 트렌치의 제2 및 제4 측벽에 각각 형성된 상기 제1 및 제2 액세스 트랜지스터의 불순물 영역과,
    상기 트렌치 제1측벽과 제1활성층의 측면에 형성된 상기 제1드라이브 트랜지스터와 제1로드 레지스터의 공통 게이트전극과
    상기 트렌치의 제3측벽과 제2활성층의 측면에 형성된 상기 제2드라이브 트랜지스터와 제2로드 레지스터의 공통게이트전극과
    상기 제1 및 제2 액세스 트랜지스터의 불순물 영역을 포함하는 상기 트렌치의 제2 및 제4 측벽에 각각 형성된 제1 및 제2 액세스 트랜지스터의 게이트전극을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서, 상기 제1 및 제2 드라이브 트랜지스터와 상기 제1 및 제2 액세스 트랜지스터의 불순물 영역은, 제1 드라이브 트랜지스터의 소오스로 사용되는 제1 불순물 영역과, 제1 드라이브 트랜지스터의 드레인 및 제1 액세스 트랜지스터의 드레인으로 사용되는 제2 불순물 영역과, 제2 드라이브 트랜지스터의 소오스로 사용되는 제3 불순물 영역과, 제2 드라이브 트랜지스터의 드레인 및 제2 액세스 트랜지스터의 드레인으로 사용되는 제4 불순물 영역과, 제1액세스 트랜지스터의 소오스로 사용되는 제5 불순물 영역과, 제2 액세스 트랜지스터의 소오스로 사용되는 제6 불순물 영역을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1 및 제2 액세스 트랜지스터, 제1 및 제2 드라이브 트랜지스터, 제1 및 제2 로드 레지스터를 가지며, 제1 액세스 트랜지스터의 불순물 영역 및 제1 로드 레지스터의 한쪽단 및 제2 드라이브 트랜지스터의 게이트전극이 서로 연결되어 있는 제1 노드(A)와, 제2액세스 액세스 트랜지스터의 불순물 영역과 제2로드 레지스터의 한쪽단 및 제1드라이브 트랜지스터의 게이트전극이 서로 연결되어 있는 제2 노드(B)로 구성되는 메모리 소자에 있어서,
    반도체 기판내에 상기 제1 및 제2 드라이브 트랜지스터와 상기 제1 및 제2 액세스 트랜지스터의 불순물 영역을 형성하는 공정과,
    상기 제1 및 제2 드라이브 트랜지스터의 불순물 영역과 대응되는 상기 반도체 기판상에 각각 제1 및 제2 로드 레지스터를 형성하는 공정과
    상기 반도체 기판을 식각하여 상기 제1 및 제2 드라이브 트랜지스터와 상기 제1 및 제2 액세스 트랜지스터의 불순물 영역이 측면에 노출되도록 트렌치를 형성하는 공정과,
    상기 제1 및 제2 드라이브 트랜지스터의 불순물 영역을 포함하는 상기 트렌치의 측면에 각각 상기 제1 및 제2 드라이브 트랜지스터의 게이트전극을 형성하는 공정과,
    상기 제1 및 제2 액세스 트랜지스터의 불순물 영역을 포함하는 상기 트렌치의 측면에 각각 상기 제1 및 제2 액세스 트랜지스터의 게이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  7. 제1 및 제2 액세스 트랜지스터, 제1 및 제2 드라이브 트랜지스터, 제1 및 제2 로드 레지스터를 가지며, 제1 액세스 트랜지스터의 불순물 영역 및 제1 로드 레지스터의 한쪽단 및 제2 드라이브 트랜지스터의 게이트전극이 서로 연결되어 있는 제1 노드(A)와, 제2액세스 액세스 트랜지스터의 불순물 영역과 제2로드 레지스터의 한쪽단 및 제1드라이브 트랜지스터의 게이트전극이 서로 연결되어 있는 제2 노드(B)로 구성되는 메모리 소자에 있어서,
    반도체 기판내에 상기 제1 및 제2 드라이브 트랜지스터와 상기 제1 및 제2 액세스 트랜지스터의 불순물 영역을 형성하는 공정과,
    상기 제1 및 제2 드라이브 트랜지스터의 불순물 영역과 대응되는 상기 반도체 기판상에 제1 및 제2 로드 레지스터의 불순물을 포함하는 활성층을 각각 형성하는 공정과,
    상기 반도체 기판을 식각하여 상기 제1 및 제2 드라이브 트랜지스터와 상기 제1 및 제2 액세스 트랜지스터의 불순물 영역이 측면에 노출되도록 트렌치를 형성하는 공정과,
    상기 제1 및 제2 드라이브 트랜지스터의 불순물을 포함하는 상기 트렌치의 측면과 상기 제1 및 제2 로드 레지스터의 활성층의 측면에 각각 제1드라이브 트랜지스터 및 제1로드 레지스터의 공통 게이트전극과, 제2 드라이브 트랜지스터 및 제2 로드 레지스터의 공통게이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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