DE19841753C2

DE19841753C2 - Halbleiterspeichervorrichtung mit einer Graben-Sram-Zelle und Herstellungsverfahren für diese

Info

Publication number: DE19841753C2
Application number: DE19841753A
Authority: DE
Inventors: Seen-Suk Kang
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1997-09-23
Filing date: 1998-09-11
Publication date: 2001-09-20
Anticipated expiration: 2018-09-12
Also published as: DE19841753A1; US6563177B2; US20020027227A1; KR19990026164A; KR100253321B1; JPH11176951A; JP2969352B2

Description

HINTERGRUND DER ERFINDUNG 1. Bereich der Erfindung

Die vorliegende Erfindung betrifft eine Halbleiterspei chervorrichtung und ein Herstellungsverfahren für diese.

2. Stand der Technik

Eine SRAM-Zelle (Static Random Access Memory bzw. stati scher Speicher mit wahlfreiem Zugriff), die auch als Flipflop bezeichnet wird, besteht aus einem Paar über Kreuz gekoppelter Inverter. Das bedeutet, daß der logische Zustand der Speicher zelle durch einen Spannungspegel eines Paars von Inverteraus gangsknoten bestimmt wird, und wenn ein Inverterausgangsknoten, an den eine Versorgungsspannung angelegt wird, auf einem Span nungspegel Low liegt, hält der andere Inverterausgangsknoten einen Spannungspegel High aufrecht. Sobald sich die Speicher zelle stabilisiert hat, wird der stabile Zustand aufrechterhal ten, so daß eine SRAM-Zelle zum Speichern von Daten darin keinen periodischen Refresh-Vorgang erfordert, und eine derar tige Eigenschaft der SRAM-Zelle macht sie von einer DRAM-Zelle (Dynamic Random Access Memory bzw. dynamischer Speicher mit wahlfreiem Zugriff) unterscheidbar. Als Ergebnis davon ist die SRAM-Zelle im Betrieb stabiler als eine DRAM-Zelle, bei gerin gerer Leistungsaufnahme. Infolge der Selbstwiederherstellung und peripheren Schaltungseigenschaften wird die SRAM-Zelle im Vergleich zu anderen Arten von Halbleiterspeicherzellen in einem schnelleren Modus betrieben.

Als Nachteil der SRAM-Zelle ist jedoch bekannt, daß die SRAM-Zelle zum Bilden einer einzelnen Zelle dieser Art wenig stens 6 Transistoren erfordert und folglich einen niedrigeren Integrationsfaktor aufweist.

Um den oben beschriebenen Nachteil zu umgehen, wurde eine Hochwiderstands-Lastzelle für 1 Mbit SRAMs vorgeschlagen, indem man sich einen Polysiliziumwiderstand zunutze macht, der erlaubt, daß von einer Speicherzelle ein kleinerer Bereich einge nommen wird. Da die SRAM-Zelle hier mit einem Satz aus vier Transistoren und einem Polysiliziumwiderstand ausgestattet ist, ist sie hinsichtlich der dadurch eingenommenen Chipfläche verglichen mit einem SRAM mit sechs Transistoren vorteilhaft. Bei einem SRAM größer als 4 Mbit ist jedoch eine TFT-SRAM-Zelle (Thin Film Transistor bzw. Dünnfilmtransistor) weit verbreitet, dies hauptsächlich infolge der Stabilität der Erhaltung von Zellendaten und des verringerten Stromverbrauchs, obwohl die TFT-SRAM-Zelle aus einem Satz von sechs Transistoren besteht und eine TFT-SRAM-Zelle ferner eine größere Fläche einnimmt als eine SRAM-Zelle mit hochohmigem Lastwiderstand, die einen Polysiliziumwiderstand einsetzt.

Fig. 1 zeigt eine Ersatzschaltung für eine SRAM-Zelle gemäß dem Stand der Technik, wie er beispielsweise in "Procee dings Of The First Symposium On Thin Film Technologies", her ausgegeben von Yue Kuo im IBM T. J. Watson Research Center, Seite 148, Band 92-29 beschrieben ist. Diese Ersatzschaltung aus Fig. 1 beinhaltet: ein Paar von NMOS-Zugriffstransistoren Ta1, Ta2, ein Paar von NMOS-Treibertransistoren Td1, Td2 sowie ein Paar von PMOS-Lasttransistoren Tl1, Tl2, wobei die Zu griffstransistoren Ta1, Ta2 als erste und zweite Zugriffstran sistoren bezeichnet werden, die Treibertransistoren Td1, Td2 jeweils als erste und zweite Treibertransistoren bezeichnet werden und die Lasttransistoren Tl1, Tl2 jeweils als erste und zweite Lasttransistoren oder erste und zweite Lastwiderstände bezeichnet werden.

Die Gates der ersten und zweiten Zugriffstransistoren Ta1, Ta2 sind jeweils mit einer Wortleitung verbunden. Ein Ende des Kanals des ersten Zugriffstransistors Ta1 ist mit einer Bitlei tung BL verbunden und ein mit dem anderen Ende des Kanals des ersten Zugriffstransistors Ta1 verbundener Knoten A ist gemein sam mit dem Gate des zweiten Lasttransistors Tl2 und dem Gate des zweiten Treibertransistors Td2 verbunden. Ein Ende des Kanals des zweiten Zugriffstransistors Ta2 ist mit einer kom plementären Bitleitung /BL verbunden und ein Knoten B des zweiten Zugriffstransistors Ta2 ist gemeinsam mit dem Gate des ersten Lasttransistors Tl1 und dem Gate des ersten Treibertran sistors Td1 verbunden. Die Sourceregionen der ersten und zwei ten Lasttransistoren Tl1, Tl2 sind gemeinsam mit der Versorgungsspannung Vdd mit dem Pegel High verbunden, und die Sourceregionen der ersten und zweiten Treibertransistoren Td1, Td2 sind gemeinsam mit der Massespannung Vss verbunden.

Nun wird die Arbeitsweise der derart aufgebauten SRAM- Zelle beschrieben.

Wird zunächst, mit Bezug auf eine Schreiboperation des SRAM, um eine Information "1" in eine SRAM-Zelle zu schreiben, eine Wortleitungsspannung auf einen Pegel der Versorgungsspan nung Vdd angehoben, um die ersten Zugriffstransistoren Ta1, Ta2 einzuschalten, die Versorgungsspannung Vdd mit dem Pegel High an die Bitleitung BL angelegt, und die Massespannung Vss mit Pegel Low an die komplementäre Bitleitung /BL angelegt, dann nimmt die Spannung am Knoten A einen Wert Vdd-Vth an, wodurch der zweite Treibertransistor Td2 angeschaltet wird und der zweite Lasttransistor Tl2 abgeschaltet wird. Die Spannung am Knoten B wird praktisch zu 0 V, so daß der erste Lasttransistor Tl1 angeschaltet wird und der erste Treibertransistor Td1 abgeschaltet wird, wodurch die Information "1" in die SRAM- Zelle transferiert wird. Solange laufend Strom eingespeist wird, nachdem eine Datenspannung der SRAM-Zelle festgelegt ist, bleibt der erste Lasttransistor Tl1 angeschaltet, so daß die Versorgungsspannung Vdd über den ersten Lasttransistor Tl1 an den Knoten A angelegt wird, und der zweite Treibertransistor Td2 bleibt angeschaltet, so daß der Strom des Knotens B über den zweiten Treibertransistor Td2 nach Masse Vss fließt, wo durch der Knoten A auf den Pegel High gebracht wird und der Knoten B auf den Pegel Low gebracht wird, um so die gespeicher te Information zu erhalten. Für eine Information "0" werden die entgegengesetzten Schritte unternommen wie für eine Information "1". Das heißt, die Spannung Vss mit dem Pegel Low wird an die Bitleitung BL angelegt und die Spannung Vdd mit dem Pegel High wird an die komplementäre Bitleitung /BL angelegt, so daß der Knoten A auf dem Pegel Low bleibt und der Knoten B auf dem Pegel High bleibt.

Nun wird ein Schreibvorgang beschrieben. Unter der Annah me, daß eine Information "1" in die SRAM-Zelle geschrieben ist, liegt der Knoten A auf dem Pegel High und der Knoten B auf dem Pegel Low. Die jeweiligen Ladungen des Bitleitungspaars BL, /BL zum Lesen von Daten sind auf etwa 3 V eingestellt, was ein Arbeitspunkt eines Leseverstärkers ist, um das Bitleitungspaars BL, /BL hinsichtlich der Spannung zu entzerren. Die Wortlei tungsspannung wird auf den Pegel der Versorgungsspannung Vdd angehoben und die ersten und zweiten Zugriffstransistoren Ta1, Ta2 werden angeschaltet, um so die gewünschte SRAM-Zelle für die Durchführung eines Lesevorgangs auszuwählen. Dann wird die Spannung der Bitleitung BL infolge des Stroms, der über den ersten Lasttransistor Tl1 hineinfließt, etwas in Richtung des Pegels von Vdd angehoben und die Spannung der komplementären Bitleitung /BL fließt zu Masse Vss und wird folglich leicht verringert. Zu diesem Zeitpunkt wird die Potentialdifferenz zwischen der Bitleitung BL und der komplementären Bitleitung /BL im Leseverstärker (nicht gezeigt) verstärkt und zu einem Ausgangspuffer (nicht gezeigt) übertragen. Das Lesen der Infor mation "0" folgt hier identischen Schritten wie für die Infor mation "1", wobei die Spannungsfluktuation der Bitleitung BL und der komplementären Bitleitung /BL verglichen zum Fall einer Information "1" umgekehrt ist.

In einem TFT-SRAM, das als eine der so betriebenen SRAM- Arten dient, wobei die Aufgabe eines derartigen TFT-SRAM darin besteht, den Integrationsgrad zu erhöhen, sind die ersten und zweiten Treibertransistoren Td1, Td2 und die ersten und zweiten Zugriffstransistoren Ta1, Ta2 jeweils aus einem Substrattransi stor geformt, und da die ersten und zweiten Lasttransistoren Tl1, Tl2 jeweils mit einer Struktur ausgestattet sind, bei der die Transistoren Tl1, Tl2 der Reihe nach auf die ersten und zweiten Treibertransistoren Td1, Td2 gestapelt sind, wird das TFT-SRAM dahingehend vorteilhaft, daß es weniger Chipfläche als ein allgemeines SRAM erfordert.

Mit Bezug auf Fig. 2, die eine Aufsicht auf das Layout eines TFT-SRAM gemäß dem Stand der Technik zeigt, und auf Fig. 3A-3G, die Schnittansichten von dessen Herstellungsabfolge zeigen, wird nun die Struktur des TFT-SRAM beschrieben.

Wie darin gezeigt, wird auf einem Halbleitersubstrat 1 eine Elementisolierregion 2a geformt. Auf einer anderen Region des Substrats 1 als der Elementisolierregion 2a werden die ersten und zweiten Zugriffstransistoren Ta1, Ta2 sowie die ersten und zweiten Treibertransistoren Td1, Td2 geformt. Das bedeutet, daß auf dem Halbleitersubstrat 1 jeweils Gateelektro den 5a1, 5a2 der ersten und zweiten Zugriffstransistoren Ta1, Ta2 geformt werden. Im Halbleitersubstrat 1 und auf jeder Seite der Gateelektroden 5a1, 5a2 der ersten und zweiten Zu griffstransistoren Ta1, Ta2 werden Sourceregionen 3a1, 3a2 und Drainregionen 4a1, 4a2 geformt, wobei der erste Zugriffstransi stor Ta1 die Gateelektrode 5a1, die Sourceregion 3a1 und die Drainregion 4a1 beinhaltet und der zweite Zugriffstransistor Ta2 mit der mit der Gateelektrode 5a1 verbundenen Gateelektrode 5a2, der Sourceregion 3a2 und der Drainregion 4a2 ausgestattet ist.

Gateelektroden 5d1, 5d2 der ersten und zweiten Treiber transistoren Td1, Td2 werden auf dem Halbleitersubstrat 1 geformt. Auf dem Halbleitersubstrat 1 und angrenzend an Seiten der Gateelektroden 5d1, 5d2 der ersten und zweiten Treibertran sistoren Td1, Td2 werden Sourceregionen 3d1, 3d2 und Drainre gionen 4d1, 4d2 der ersten und zweiten Treibertransistoren Td1, Td2 geformt, wobei der erste Treibertransistor Td1 die Ga teelektrode 5d1, die Sourceregion 3d1 und die Drainregion 4d1 beinhaltet und der zweite Treibertransistor Td2 mit der Ga teelektrode 5d2, der Sourceregion 3d2 und der Drainregion 4d2 ausgestattet ist.

Die Drainregion 4a1 des ersten Zugriffstransistors Ta1 ist über einen Stoßkontakt mit der Gateelektrode 5d2 des zweiten Treibertransistors Td2 verbunden. Die Drainregion 4a2 des zweiten Zugriffstransistors Ta2 ist über einen Stoßkontakt mit der Gateelektrode 5a1 des ersten Treibertransistors Td1 verbun den, aber deren jeweilige Kontaktregionen sind in den Zeichnun gen nicht gezeigt.

Unter Verwenden des Substrats 1 und dessen oberer Oberflä che werden auf den ersten und zweiten Treibertransistoren Td1, Td2 eine Gateelektrode 7l1 des ersten Lasttransistors Tl1 und eine Gateelektrode 7l2 des zweiten Lasttransistors Tl2 geformt. Eine aktive Schicht 9 der ersten und zweiten Lasttransistoren wird auf den Gateelektroden 7l1, 7l2 der ersten und zweiten Lasttransistoren Tl1, Tl2 geformt. In der aktiven Schicht 9 werden Sourceregionen 10l1, 10l2 sowie Drainregionen 11l1, 11l2 der ersten und zweiten Lasttransistoren Tl1, Tl2 geformt. Die Sourceregionen 10l1, 10l2 der ersten und zweiten Lasttransisto ren Tl1, Tl2 sind jeweils mit einer Vdd-Leitung verbunden. Der Knoten A, der wie in Fig. 1 gezeigt einen Kontaktpunkt zwi schen der Drainregion 3d1 des ersten Treibertransistors Td1 und dem Drain 11l1 des ersten Lasttransistors Tl1 bezeichnet, ist über ein erstes Kontaktloch CT1 und ein zweites Kontaktloch CT2 mit der Gateelektrode 5d2 des zweiten Treibertransistors Td2 und der Gateelektrode 7l2 des zweiten Lasttransistors Tl2 verbunden. Außerdem ist der Knoten B, der wie in Fig. 1 ge zeigt einen Kontaktpunkt zwischen dem Drain 3d2 des zweiten Treibertransistors Td2 und dem Drain 11l2 des zweiten Lasttran sistors Tl2 bezeichnet, über ein drittes Kontaktloch CT3 und ein viertes Kontaktloch CT4 mit der Gateelektrode 5d1 des ersten Treibertransistors Td1 und der Gateelektrode 7l1 des ersten Lasttransistors Tl1 verbunden.

Mit Bezug auf Fig. 3A bis 3G, die Schnittansichten des Prozesses entlang der Linie III-III in Fig. 2 zeigen, wird nun der Herstellungsprozeß für die so aufgebaute Stapel-TFT-SRAM- Zelle gemäß dem Stand der Technik beschrieben.

Wie in Fig. 2 und 3A gezeigt werden in einer oberen Oberfläche eines p-Halbleitersubstrats 1 Elementisolierregionen 2a und aktive Regionen 2b jeweils aus einem Gateoxidfilm 41 geformt, wobei die Elementisolierregionen 2a unter Verwenden eines LOCOS-Verfahrens (LOCal Oxidation on Silicon bzw. lokale Oxidation auf Silizium) geformt werden. Auf den aktiven Regio nen 2b des Gateoxidfilms 41 wird eine Polysiliziumschicht abgeschieden, die dann gemustert wird, um dadurch die Gateelektroden 5a1, 5a2 der ersten und zweiten Zugriffstransistoren Ta1, Ta2 zu formen.

Um Sourceregionen 3a1, 3a2 und Drains 4a1, 4a2 der ersten und zweiten Zugriffstransistoren Ta1, Ta2 zu formen, werden n- Störstellen in Teile des Substrats 1 angrenzend an jede Seite der Gateelektroden 5a1, 5a2 ionenimplantiert, um dadurch Sour ceregionen 3a1, 3a2 und Drains 4a1, 4a2 der ersten und zweiten Zugriffstransistoren Ta1, Ta2 zu formen.

Wie ferner in Fig. 2 und 3B gezeigt, wird auf dem Ga teoxidfilm 41 einschließlich der gemusterten Gateelektroden 5a1, 5a2 ein Photoresistfilm 42 geformt und gemustert, damit vorbestimmte Teile der Drains 4a1, 4a2 der ersten und zweiten Zugriffstransistoren Ta1, Ta2 unter Verwenden eines Photolitho graphieverfahrens dadurch freigelegt werden.

Als nächstes werden die Teile des Gateoxidfilms 41, die sich auf dem Teil des Substrats 1, unterhalb dessen die Drains 4a1, 4a2 der ersten und zweiten Zugriffstransistoren Ta1, Ta2 geformt sind, entfernt. Der Gateoxidfilm 41 ist hier so dünn, daß es ziemlich schwierig ist, den Gateoxidfilm 41 ätzend zu entfernen, ohne die angrenzenden Drainregionen 4a1, 4a2 zu beschädigen und Defekte in den ersten und zweiten Zugriffstran sistoren Ta1, Ta2 zu verursachen.

Dann, nach Entfernen des verbleibenden Photoresistfilms 42, wird statt dessen, wie in Fig. 3B gezeigt, ein anderer Photoresistfilm (nicht gezeigt) auf den verbleibenden Mustern geformt. Die Teile des Photoresistfilms (nicht gezeigt) werden auf Regionen zum Formen der Treibertransistoren Td1, Td2 ge formt und eine Polysiliziumschicht wird gemustert, um die Gateelektroden 5d1, 5d2 der Treibertransistoren Td1, Td2 zu formen. Auf den Mustern, von denen der Photoresistfilm entfernt ist, wird eine Polysiliziumschicht selektiv abgeschieden, um dadurch, wie in Fig. 3C gezeigt, die Gateelektroden 5d1, 5d2 der Treibertransistoren Td1, Td2 zu formen. In Fig. 3C ist der Einfachheit halber die Gateelektrode 5d2 des zweiten Treiber transistors Td2 dargestellt, aber die Gateelektrode 5d1 des ersten Treibertransistors Td1 ist in Fig. 3C nicht darge stellt.

Störstellen werden angrenzend an die Seiten der Gate elektroden 5d1, 5d2 der ersten und zweiten Treibertransistoren Td1, Td2 in das Halbleitersubstrat ionenimplantiert, um so Sourceregionen (nicht gezeigt) und Drainregionen (nicht ge zeigt) der Treibertransistoren Td1, Td2 zu formen. Darin wird der verbleibende Photoresistfilm 42' entfernt.

Mit Bezug auf Fig. 2 und 3D wird über der so geformten Struktur einschließlich der Gateelektroden 5d1, 5d2 der ersteh und zweiten Treibertransistoren Td1, Td2 durch Verwenden eines CVD-Prozesses (Chemical Vapor Deposition bzw. chemische Ab scheidung aus der Dampfphase) ein SiO2-Film, der als ein erster Isolierfilm 6 dient, mit einer Dicke von 50-100 nm geformt. Das Kontaktloch CT3 wird in einem vorbestimmten Teil der Gateelek trode 5d2 des zweiten Treibertransistors Td2 geformt, und das Kontaktloch CT1 wird in einem vorbestimmten Teil der Gateelek trode 5d1 des ersten Treibertransistors Td1 geformt.

Mit weiterem Bezug auf Fig. 3E, wird auf dem als ersten Isolierfilm 6 dienenden CVD-SiO2-Film und in den Kontaktlöchern CT1, CT3 unter Verwenden eines LPCVD-Prozesses (Low Pressure Chemical Vapor Deposition bzw. chemische Abscheidung aus der Dampfphase bei niedrigem Druck) bei einer Temperatur von 630°C eine Polysiliziumschicht geformt. Um die Schwellenspannung Vth der ersten und zweiten Lasttransistoren Tl1, Tl2 zu steuern, werden Phosphorstörstellen durch die Polysiliziumschicht io nenimplantiert, die dann gemustert wird, um dadurch Gateelek troden 7l1, 7l2 der ersten und zweiten Lasttransistoren Tl1, Tl2 zu formen.

Außerdem wird, wie in Fig. 3F gezeigt, auf den Gate elektroden 7l1, 7l2 der ersten und zweiten Lasttransistoren Tl1, Tl2 und dem ersten Isolierfilm ein als ein zweiter Iso lierfilm 8 dienender Gateoxidfilm geformt, wobei der Gateoxid film ein aus einem SiO2-Film unter Verwenden des LPCVD- Prozesses, einem Mehrschichtfilm aus SiO2/Si3N4 und einem TEOS- Film ausgewählter sein kann.

Wie in Fig. 3F gezeigt, wird auf einem Teil der Gate elektrode 7l2 des zweiten Lasttransistors Tl2 das Kontaktloch CT4 geformt, um mit dem Drain 11l1 des ersten Lasttransistors Tl1 verbunden zu werden, und auf einem Teil der Gateelektrode 7l1 des ersten Lasttransistors Tl1 wird das Kontaktloch CT2 geformt, um mit der Drainregion 11l2 des zweiten Lasttransi stors Tl2 verbunden zu werden. Unter Verwenden von SiH4-Gas wird auf dem zweiten Isolierfilm 8 und in den Kontaktlöchern CT2, CT4 bei einer Temperatur von 520°C durch einen LPCVD- Prozeß eine amorphe Siliziumschicht 9 mit einer Dicke von weniger als 40 nm geformt und gemustert. Die amorphe Silizium schicht 9 wird bei niedriger Temperatur geglüht, damit sie polykristallin, das heißt zu Polysilizium wird. Das Glühen bei niedriger Temperatur wird angewendet, um die Körner der Polysi liziumschicht zu vergrößern; je größer die Körner, desto besser wird eine Einschalt/Abschaltstromcharakteristik eines Transi stors. Die multikristalline Polysiliziumschicht 9 wird vorgese hen, um als eine aktive Schicht und eine Vdd-Leitung der ersten und zweiten Lasttransistoren Tl1, Tl2 verwendet zu werden.

Dann wird, wie in Fig. 3G gezeigt, ein Photoresistfilm auf der aktiven Schicht 9 und der Vdd-Leitung 9 der ersten und zweiten Lasttransistoren Tl1, Tl2 abgeschieden und durch Anwen den eines Ätzprozesses gemustert, so daß nur auf einer Kanal bildungsregion ein Photoresistfilmmuster 43a verbleibt. Unter Verwenden des gemusterten Photoresistfilms 43a als Maske wird Bor mittels der gasförmigen Verbindung BF3 mit einer Energie von 25 keV bei einer Dosis von 2- 4 . 10¹⁴/cm² ionenimplantiert, um dadurch Sourceregionen 10l1, 10l2 und Drainregionen 11l1, 11l2 der ersten und zweiten Last transistoren und eine Vdd-Leitung zu formen.

Mit der Einführung einer derartigen TFT-SRAM-Zellen struktur, bei der Lasttransistoren auf Treibertransistoren gestapelt sind, hat die von den Transistoren eingenommene Fläche im Vergleich zu einer früheren SRAM-Zelle signifikant abgenommen.

Da Halbleitervorrichtungen jedoch höher und höher inte griert werden, wurde eine SRAM-Zelle erforderlich, die darin im Vergleich zu der Stapel-TFT-SRAM-Zelle gemäß dem Stand der Technik weniger Fläche für Transistoren beansprucht.

Wird ferner bei dem Stapel-TFT-SRAM gemäß dem Stand der Technik ein Kontakt geformt, um ein Drain eines Zugriffstransistors und eine Gateelektrode eines Treibertransistors zu verbinden, muß ein Prozeß zum Entfernen eines Gateoxidfilms auf dem Drain des Zugriffstransistors ausgeführt werden. Da der Gateoxidfilm so dünn ist, ist der Gateoxidfilm hier schwierig zu entfernen, wodurch sich auch die Wiederholbarkeit ver schlechtert, und die Aufmerksamkeit richtete sich auf eine Verbesserung des Kontaktprozesses, der einen sogenannten Stoß kontakt verwendet.

Aus dem US-Patent 4,890,144 ist eine Halbleiterspeicher vorrichtung bekannt, die beinhaltet: erste und zweite Zu griffstransistoren, erste und zweite Treibertransistoren und erste und zweite Lastwiderstände, einen ersten Zellenknoten, mit dem ein erster Anschluß des Zugriffstransistors, eine Gateelektrode des zweiten Treibertransistors und der erste Lastwiderstand gemeinsam verbunden sind, und einen zweiten Zellenknoten, mit dem ein erster Anschluß des zweiten Zu griffstransistors, eine Gateelektrode des ersten Treibertransi stors und der zweiter Lastwiderstand gemeinsam verbunden sind, wobei die Halbleiterspeichervorrichtung umfaßt:
einen Graben, der in einem Halbleitersubstrat geformt ist, und der wenigstens zwei Wände aufweist, und wobei der erste Treibertransistor und der erste Zugriffstransistor eine Source region und eine Drainregion, die an der ersten Wand und der zweiten Wand des Grabens geformt sind, und eine Gateelektrode, die jeweils auf der ersten Wand und der zweiten Wand des Gra bens geformt sind, beinhalten.

Bei dieser Halbleiterspeichervorrichtung verlaufen die Kanäle des genannten ersten Treibertransistors und ersten Zugriffstransistors senkrecht zur Oberfläche der Halbleiter speichervorrichtung, d. h. vom Boden des Grabens zur Oberfläche. Es ist deswegen erforderlich, daß einerseits am Boden des Grabens eine Dotierung erfolgt, andererseits am oberen Rand des Grabens. Dadurch wird das Herstellungsverfahren verkompliziert, denn noch nach dem Ätzen des Grabens muß eine Dotierung erfol gen.

Weitere SRAM- oder FET-Zellen mit Gräben sind aus den US- Patenten 5,285,093, 5,422,296 sowie 5,016,067 bekannt.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist folglich Aufgabe der vorliegenden Erfindung, eine Graben-Halbleiterspeicherzellenstruktur und ein Herstellungs verfahren für diese bereitzustellen, bei dem das Herstellungs verfahren vereinfacht ist.

Um diese Aufgabe zu erfüllen, beinhaltet die Halbleiter speichervorrichtung gemäß der vorliegenden Erfindung in einer Halbleiterspeichervorrichtung, ausgestattet mit ersten und zweiten Zugriffstransistoren, ersten und zweiten Treibertransi storen sowie ersten und zweiten Lastwiderständen, einem ersten Zellenknoten, mit dem ein erster Anschluß des ersten Zugriffs transistors, eine Gateelektrode des zweiten Treibertransistors und der erste Lastwiderstand gemeinsam verbunden sind, und einem zweiten Zellenknoten, mit dem ein erster Anschluß des zweiten Zugriffstransistors, eine Gateelektrode des ersten Treibertransistors und der zweite Lastwiderstand gemeinsam verbunden sind, einen Graben, der in einem Halbleitersubstrat geformt ist, und der wenigstens zwei Wände, die eine erste Wand und eine zweite Wand beinhalten, aufweist, und wobei der erste Treibertransistor und der zweite Treibertransistor eine Source region und eine Drainregion, die jeweils an der ersten Wand und der zweiten Wand des Grabens geformt sind, und eine Gateelek trode, die jeweils auf der ersten Wand und der zweiten Wand des Grabens geformt ist, enthalten, wobei erfindungsgemäß Kanäle der ersten und zweiten Treibertransistoren jeweils an den ersten und zweiten Wänden des Grabens geformt sind und parallel zu einer oberen Oberfläche des Halbleitersubstrats stehen sowie entlang der Grabenwände verlaufen.

Um ferner die oben beschriebene Aufgabe zu erfüllen, beinhaltet die Halbleiterspeichervorrichtung gemäß der vorlie genden Erfindung in einer Halbleiterspeichervorrichtung, ausge stattet mit ersten und zweiten Zugriffstransistoren, ersten und zweiten Treibertransistoren sowie ersten und zweiten Lastwider ständen, einem ersten Zellenknoten, mit dem ein erster Anschluß des ersten Zugriffstransistors, eine Gateelektrode des zweiten Treibertransistors und der erste Lastwiderstand gemeinsam verbunden sind, und einem zweiten Zellenknoten, mit dem ein erster Anschluß des zweiten Zugriffstransistors, eine Gateelek trode des ersten Treibertransistors und der zweite Lastwider stand gemeinsam verbunden sind, einen Graben, der in einem Halbleitersubstrat geformt ist, und der wenigstens zwei Wände, die eine erste Wand und eine zweite Wand beinhalten, aufweist, und wobei der erste Treibertransistor und der zweite Treiber transistor jeweils eine jeweilige Gateelektrode, die an den ersten und zweiten Wänden des Grabens geformt ist, und eine Sourceregion und eine Drainregion, die jeweils an jeder Seite der entsprechenden Gateelektrode im Halbleitersubstrat geformt sind, enthalten, wobei erfindungsgemäß Kanäle der ersten und zweiten Zugriffstransistoren jeweils an den ersten und zweiten Wänden des Grabens geformt sind und parallel zu einer oberen Oberfläche des Halbleitersubstrats stehen sowie entlang der Grabenwände verlaufen.

Um ferner die oben beschriebene Aufgabe zu erfüllen, umfaßt die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung in einer Halbleiterspeichervorrichtung, ausgestattet mit ersten und zweiten Zugriffstransistoren, ersten und zweiten Treibertransistoren sowie ersten und zweiten Lastwiderständen, einem ersten Zellenknoten, mit dem ein erster Anschluß des ersten Zugriffstransistors, eine Gateelektrode des zweiten Treibertransistors und der erste Lastwiderstand gemeinsam verbunden sind, und einem zweiten Zellenknoten, mit dem ein erster Anschluß des zweiten Zugriffstransistors, eine Gateelek trode des ersten Treibertransistors und der zweite Lastwider stand gemeinsam verbunden sind, ein Halbleitersubstrat, einen Graben, der in dem Halbleitersubstrat geformt ist, und der wenigstens vier Wände, die eine erste Wand, eine zweite Wand, eine dritte Wand und eine vierte Wand beinhalten, aufweist, und wobei der erste Treibertransistor und der zweite Treibertransi stor, die jeweils eine Sourceregion, eine Drainregion und eine Gateelektrode enthalten, jeweils an der ersten und dritten Wand des Grabens geformt sind, und deren jeweilige Kanäle parallel zu einer oberen Oberfläche des Halbleitersubstrats sowie entlang der Grabenwände verlaufen, wobei der erste Zugriffstransi stor und der zweite Zugriffstransistor, die jeweils eine Sour ceregion, eine Drainregion und eine Gateelektrode beinhalten, jeweils an der zweiten Wand und der vierten Wand des Grabens geformt sind, und deren jeweilige Kanäle parallel zu einer oberen Oberfläche des Halbleitersubstrats sowie entlang der Grabenwände verlaufen, und der erste Lastwiderstand und der zweite Lastwiderstand über einer oberen Oberfläche des Halblei tersubstrats geformt sind, die jeweils den ersten und dritten Wänden des Grabens entspricht.

Um die oben beschriebene Aufgabe zu erfüllen, wird außer dem ein Herstellungsverfahren für eine Halbleiterspeichervor richtung gemäß der vorliegenden Erfindung bereitgestellt, das folgende Schritte beinhaltet: Vorbereiten eines Halbleitersub strats; Formen einer Mehrzahl von ersten Störstellenregionen in dem Halbleitersubstrat, damit diese als Sourceregionen und Drainregionen eines ersten Zugriffstransistors, eines zweiten Zugriffstransistors, eines ersten Treibertransistors und eines zweiten Treibertransistors dienen; Formen einer Isolierschicht auf dem Halbleitersubstrat; Formen eines ersten Kontaktlochs in einer aus der Mehrzahl von ersten Störstellenregionen, die als die Drainregion des ersten Treibertransistors dient; und Formen eines zweiten Kontaktlochs in einer anderen ersten Störstellen region, die als die Drainregion des zweiten Treibertransistors dient; Formen einer leitenden Schicht auf der Isolierschicht und in den ersten und zweiten Kontaktlöchern; Formen einer Mehrzahl von zweiten Störstellenregionen in einem Teil der leitenden Schicht, damit diese als Sourceregion und Drainregion eines ersten und zweiten Lasttransistors dienen; Mustern der leitenden Schicht zum Formen einer ersten aktiven Schicht des ersten Lasttransistors und einer zweiten aktiven Schicht des zweiten Lasttransistors; Formen eines Grabens mit wenigstens vier Wänden, die eine erste Wand, eine zweite Wand, eine dritte Wand und eine vierte Wand einschließen, durch Ätzen eines Teils der ersten und zweiten aktiven Schichten und des Halbleitersub strats auf eine vorbestimmte Tiefe des ersten Halbleitersub strats, wobei die Mehrzahl von ersten Störstellenregionen an den vier Wänden des Grabens freigelegt wird und die Mehrzahl von zweiten Störstellenregionen jeweils an einer seitlichen Oberfläche der ersten und zweiten aktiven Schichten freigelegt wird; Formen eines ersten Gateoxidfilms auf der ersten Wand des Grabens und einer seitlichen Oberfläche der ersten aktiven Schicht und Formen eines zweiten Gateoxidfilms auf der dritten Wand des Grabens und einer seitlichen Oberfläche der zweiten aktiven Schicht; Formen einer ersten Gateelektrode, die dem ersten Treibertransistor und dem ersten Lasttransistor gemein sam ist, auf dem ersten Gateoxidfilm und Formen einer zweiten Gateelektroden, die dem zweiten Treibertransistor und dem zweiten Lasttransistor gemeinsam ist, auf dem zweiten Gate oxidfilm; Formen eines dritten Gateoxidfilms auf der zweiten Wand und der vierten Wand des Grabens; und Formen einer Ga teelektrode der ersten und zweiten Zugriffstransistoren auf dem dritten Gateoxidfilm.

Um ferner die oben beschriebene Aufgabe zu erfüllen, wird ein Herstellungsverfahren für eine Halbleiterspeichervorrich tung gemäß der vorliegenden Erfindung bereitgestellt, das folgende Schritte beinhaltet: Vorbereiten eines Halbleitersub strats; Formen einer Mehrzahl von Störstellenregionen in dem Halbleitersubstrat, damit diese als Sourceregionen und Drainre gionen eines ersten Zugriffstransistors, eines zweiten Zuf griffstransistors, eines ersten Treibertransistors und eines zweiten Treibertransistors dienen; Formen einer Isolierschicht auf dem Halbleitersubstrat; Formen eines ersten Kontaktlochs in einer aus der Mehrzahl von ersten Störstellenregionen, die als eine Drainregion des ersten Treibertransistors dient und Formen eines zweiten Kontaktlochs in einer anderen ersten Störstellen region, die als eine Drainregion des zweiten Treibertransistors dient; Formen einer leitenden Schicht auf der Isolierschicht und in den ersten und zweiten Kontaktlöchern; Formen erster und zweiter Lastwiderstände durch Mustern der ersten leitenden Schicht; Formen eines Grabens mit wenigstens vier Wänden, die eine erste Wand, eine zweite Wand, eine dritte Wand und eine vierte Wand einschließen, durch Ätzen eines Teils des Halblei tersubstrats auf eine vorbestimmte Tiefe des Halbleitersubstrats, wobei die Mehrzahl von ersten Störstellenregionen an den vier Wänden des Grabens freigelegt wird; Formen eines ersten Gateoxidfilms auf der ersten Wand des Grabens und Formen eines zweiten Gateoxidfilms auf der dritten Wand des Grabens; Formen einer ersten Gateelektrode des ersten Treibertransistors auf dem ersten Gateoxidfilm und Formen einer zweiten Gateelek trode des zweiten Treibertransistors auf dem zweiten Gateoxid film; Formen eines dritten Gateoxidfilms auf der zweiten Wand und der vierten Wand des Grabens; und Formen einer Gateelektro de der ersten und zweiten Zugriffstransistoren auf dem dritten Gateoxidfilm.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Erfindung wird mit Bezug auf die beigefüg ten Zeichnungen, die nur der Darstellung dienen und die vorlie gende Erfindung somit nicht beschränken, besser verständlich.

Fig. 1 ist ein Ersatzschaltbild einer TFT-SRAM-Zelle gemäß dem Stand der Technik;

Fig. 2 ist eine Layoutansicht der TFT-SRAM-Zelle gemäß dem Stand der Technik;

Fig. 3A bis 3G sind Schnittansichten der Prozeßfolge für die TFT-SRAM-Zelle gemäß dem Stand der Technik entlang der Linie III-III in Fig. 2;

Fig. 4A bis 4K' sind Prozeßansichten einer TFT-SRAM-Zelle gemäß der vorliegenden Erfindung;

Fig. 5 ist ein Ersatzschaltbild einer SRAM-Zelle unter Verwenden eines Lastwiderstands; und

Fig. 6A bis 6J sind Prozeßansichten einer SRAM-Zelle unter Verwenden eines Lastwiderstands gemäß der vorliegenden Erfindung.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Mit Bezug auf die beigefügten Zeichnungen werden nun die Struktur einer TFT-SRAM-Zelle und das Herstellungsverfahren für diese gemäß der vorliegenden Erfindung beschrieben.

Wie in Fig. 4D und 4D', die jeweils die Struktur der SRAM-Zelle gemäß der vorliegenden Erfindung darstellen, ge zeigt, ist in der Struktur, die ein Halbleitersubstrat 1 bein haltet, ein Graben 2 mit vier Wänden, einer ersten Wand 2a, einer zweiten Wand 2b, einer dritten Wand 2c und einer vierten Wand 2d geformt. In der ersten Wand 2a und der dritten Wand 2c, die einander gegenüberliegen, von den vier Wänden 2a, 2b, 2c, 2d des Grabens 2 sind Störstellenregionen eines zweiten Lei tungstyps geformt, die jeweils als Sourceregionen ds1, ds2 und Drains dd1, dd2 der ersten und zweiten Treibertransistoren Td1, Td2 dienen. Das Halbleitersubstrat ist aus einem ersten Lei tungstyp geformt, der zum ersten Leitungstyp entgegengesetzt ist. Genauer sind die Sourceregion ds1 und das Drain dd1 des ersten Treibertransistors Td1 in der ersten Wand 2a geformt und die Sourceregionen ds2 und das Drain dd2 des zweiten Treiber transistors Td2 sind in der dritten Wand 2c geformt. Auf der oberen Oberfläche des Halbleitersubstrats 1, die der ersten Wand 2a entspricht, ist eine erste aktive Schicht 4a geformt, die als eine aktive Schicht eines ersten Lasttransistors Tl1 dient. Die erste aktive Schicht 4a ist aus dem zweiten Lei tungstyp geformt. Auf der oberen Oberfläche des Halbleitersub strats 1, die der dritten Wand 2c entspricht, ist eine zweite aktive Schicht 4b geformt, die als eine aktive Schicht des zweiten Lasttransistors Tl2 dient. Die zweite aktive Schicht 4b ist ebenfalls aus dem zweiten Leitungstyp geformt. Eine Mehr zahl von Störstellenregionen des ersten Leitungstyps ist in der ersten aktiven Schicht und der zweiten aktiven Schicht geformt. Die Störstellenregionen werden als eine Sourceregion ls1 und eine Drainregion ld1 des ersten Lasttransistors Tl1 sowie als eine Sourceregion ls2 und eine Drainregion ld2 des zweiten Lasttransistors Tl2 eingesetzt. Eine Wand der ersten aktiven Schicht 4a des ersten Lasttransistors Tl1 und die erste Wand 2a weisen eine vertikal ausgerichtete Seitenkante auf. Eine Wand des zweiten Lasttransistors Tl2 und die dritte Wand 2c weisen ebenfalls eine vertikal ausgerichtete Seitenkante auf.

Mit Bezug auf Fig. 4G und 4G' ist ein erster Gateoxidfilm 6a auf der Wand der ersten aktiven Schicht 4a und der ersten Wand 2a des Grabens 2 geformt. Ein zweiter Gateoxidfilm 6b ist auf einer Wand der zweiten aktiven Schicht 4b und der dritten Wand 2c des Grabens 2 geformt. Auf der seitlichen Oberfläche des ersten Gateoxidfilms 6a ist eine erste Gateelektrode 8a geformt, die als eine gemeinsame Gateelektrode des ersten Lasttransistors Tl1 und des ersten Treibertransistors Td1 dient. Auf der seitlichen Oberfläche des zweiten Gateoxidfilms 6b ist eine zweite Gateelektrode 8b geformt, die als eine gemeinsame Gateelektrode des zweiten Lasttransistors Tl2 und des zweiten Treibertransistors Td2 dient. Deshalb sind die Kanäle der ersten und zweiten Treibertransistoren Td1, Td2 so geformt, daß sie sich an der Oberfläche jeder Wand des Grabens 2 befinden.

Wie ferner in Fig. 4D und 4D' gezeigt, sind eine Source region as1 und eine Drainregion ad1 des ersten Zugriffs transistors Ta1 in der zweiten Wand 2b geformt, die der vierten Wand 2d von den vier Wänden 2a, 2b, 2c, 2d im Graben 2 gegen überliegt, und eine Sourceregion as2 und eine Drainregion ad2 des zweiten Zugriffstransistors Ta2 sind in einer vierten Wand 2d geformt, die der zweiten Wand 2b von den vier Wänden 2a, 2b, 2c, 2d im Graben 2 gegenüberliegt.

Mit Bezug auf Fig. 4G und 4G' ist ein Gateoxidfilm (nicht gezeigt) für die ersten und zweiten Zugriffstransistoren Ta1, Ta2 jeweils auf der zweiten Wand 2b und der vierten Wand 2d geformt. Auf dem Gateoxidfilm (nicht gezeigt) sind Gateelektro den 12a, 12b der ersten und zweiten Zugriffstransistoren Ta1, Ta2 geformt. Auf dem Boden des Grabens 2 ist eine Wortleitung WL zum Verbinden der Gateelektrode 12a mit der Gateelektrode 12b geformt. Die Drainregion dd1 des ersten Treibertransistors Td1 teilt eine Region mit der Drainregion ad1 des ersten Zu griffstransistors Ta1. Auch die Drainregion dd2 des zweiten Treibertransistors Td2 teilt eine Region mit der Drainregion ad2 des zweiten Zugriffstransistors Ta2. Die gemeinsame Drain region von ad1 und dd1 befindet sich in der durch die erste Wand 2a und die zweite Wand 2b des Grabens 2 geformten Ecke. Die gemeinsame Drainregion von ad2 und dd2 befindet sich außerdem in der durch die dritte Wand 2c und die vierte Wand 2d des Grabens 2 geformten Ecke.

Wie in Fig. 4I' gezeigt, ist über dem Graben 2 und auf einer oberen Oberfläche einer auf dem gesamten bisher beschrie ben Muster geformten Isolierschicht eine Vdd-Leitung 16 ge formt, um dadurch mit den Sourceregionen ls1, ls2 der ersten und zweiten Lasttransistoren Tl1, Tl2 verbunden zu sind, und wie weiter in Fig. 4K gezeigt, sind auf dem bisher beschriebe nen Muster eine mit der Sourceregion as1 des ersten Zu griffstransistors Ta1 verbundene Bitleitung BL und eine mit der Sourceregion as2 des zweiten Zugriffstransistors Ta2 verbundene komplementäre Bitleitung /BL geformt.

Nun wird das Herstellungsverfahren für die SRAM-Zelle gemäß der vorliegenden Erfindung beschrieben.

Zunächst wird, wie in Fig. 4A, die eine Draufsicht zeigt, und in Fig. 4A', die eine perspektivische Ansicht eines Schnitts entlang der Linie IVa-IVa in Fig. 4A zeigt, darge stellt, unter Verwenden von Ionenimplantation eine Mehrzahl von Störstellenregionen as1, ad1 und dd1, as2, ad2 und dd2, ds1 und ds2 im Halbleitersubstrat 1 geformt, um die Sourceregion ds1 und die Drainregion dd1 des ersten Treibertransistors Td1, die Sourceregion ds2 und die Drainregion dd2 des zweiten Treiber transistors Td2, die Sourceregion as1 und die Drainregion ad1 des ersten Zugriffstransistors Ta1 sowie die Sourceregion as2 und die Drainregion ad2 des zweiten Zugriffstransistors Ta2 zu formen.

Wie in Fig. 4B, die eine Draufsicht zeigt, und Fig. 4B', die einen perspektivischen Schnitt entlang der Linie IVb-IVb in Fig. 4B zeigt, dargestellt, wird auf der oberen Oberfläche des Substrats 1 ein Isolierfilm 3 geformt. In den Drainregionen dd1, dd2 der ersten und zweiten Treibertransistoren Td1, Td2 werden jeweils durch den Isolierfilm 3 ein erstes Kontaktloch Cont1 zum Verbinden der Drainregion dd1 des ersten Treibertran sistors Td1 und der Drainregion ld1 des ersten Lasttransistors Tl1 und ein zweites Kontaktloch Cont2 zum Verbinden der Drain region dd2 des zweiten Treibertransistors Td2 und der Drainre gion ld2 des zweiten Lasttransistors Tl2 geformt.

Unter Verwenden eines LPCVD-Prozesses (Low Pressure Chemi cal Vapor Deposition bzw. chemische Abscheidung aus der Dampf phase bei niedrigem Druck) bei einer Temperatur von 520°C mit SiH4-Gas wird eine amorphe Siliziumschicht mit einer Dicke von weniger als 40 nm in den Kontaktlöchern Cont1, Cont2 und auf der Isolierschicht 3 abgeschieden, und darauf ein Glühprozeß bei niedriger Temperatur angewandt, um so die amorphe Silizium schicht in eine Polysiliziumschicht zu verwandeln.

Dann wird die Polysiliziumschicht, wie in Fig. 4C ge zeigt, unter Verwenden eines Fotolithographieprozesses und eines Ätzprozesses gemustert, um die als eine aktive Schicht für den ersten Lasttransistor Tl1 dienende erste aktive Schicht 4a und die als eine aktive Schicht für den zweiten Lasttransi stor Tl2 dienende zweite aktive Schicht 4b zu formen.

Mit Bezug auf Fig. 4C, die eine Draufsicht zeigt, und in Fig. 4C', die eine perspektivische Ansicht eines Schnitts entlang der Linie IVc-IVc in Fig. 4C zeigt, wird auf vorbe stimmten Teilen der aktiven Schichten 4a, 4b eine Ionenimplan tation durchgeführt, um dadurch die Sourceregionen ls1, ls2 und die Drainregionen ld1, ld2 der ersten und zweiten Lasttransi storen Tl1, Tl2 zu formen. Wie in Fig. 4D' gezeigt, wird auf der aktiven Schicht 4 der ersten und zweiten Lasttransistoren Tl1, Tl2 und der Isolierschicht 3 eine SOG-Isolierschicht 5 (Spin On Glass) geformt, um dadurch die Struktur zu planarisie ren.

Wie in Fig. 4D gezeigt, werden Teile der aktiven Schich ten 4a, 4b der ersten und zweiten Lasttransistoren Tl1, Tl2, die SOG-Isolierschicht 5 und die Isolierschicht 3 unter Verwen den eines RIE-Prozesses (Reactive Ion Etching) anisotrop ge ätzt.

Wie ferner in Fig. 4D', die einen Schnitt entlang der Linie IVd'-IVd' in Fig. 4D zeigt, dargestellt, wird das oben beschriebene Ätzen in das Halbleitersubstrat 1 hinein fortge setzt, um dadurch den Graben 2 mit vier Wänden, der ersten Wand 2a, der zweiten Wand 2b, der dritten Wand 2c und der vierten Wand 2d zu formen. Der Graben 2 wird hier tiefer als die Stör stellenregionen as1, as2, ad1, ad2, ds1, ds2, dd1, dd2 geformt.

Die Störstellenregionen as1, as2, ad1, ad2, ds1, ds2, dd1 und dd2 werden durch Formen des Grabens 2 freigelegt.

Mit Bezug auf Fig. 4E bis 4F' wird zum Formen des ersten Treibertransistors Td1 und einer als eine aktive Schicht des ersten Lasttransistors Tl1 dienenden Wand der ersten aktiven Schicht 4a der erste Gateoxidfilm 6a auf der ersten Wand 2a geformt, und der zweite Gateoxidfilm 6b wird zum Formen des zweiten Treibertransistors Td2 und einer als eine aktive Schicht des zweiten Lasttransistors Tl2 dienenden Wand der zweiten aktiven Schicht 4b auf der dritten Wand 2c geformt. Die ersten und zweiten Gateoxidfilme können hier aus einem aus SiO2, TESO und SiO₂/SiO3N4 gewählten geformt werden.

Ein drittes Kontaktloch Cont3 wird in der Drainregion ld1 des ersten Lasttransistors Tl1 geformt und ein viertes Kontakt loch Cont4 wird in der Drainregion ld2 des zweiten Lasttransi stors ld2 geformt. Das dritte Kontaktloch Cont3 dient dazu, die zweite Gateelektrode 8b mit dem zweiten Lasttransistor Tl2 und dem zweiten Treibertransistor Td2 zu verbinden, und das vierte Kontaktloch Cont4 dient dazu, die erste Gateelektrode 8a mit dem ersten Lasttransistor Tl1 und dem ersten Treibertransistor Td1 zu verbinden.

Auf der gesamten oberen Oberfläche der Struktur ein schließlich der Oberfläche der Gateoxidschicht 6a, 6b und der Kontaktlöcher Cont3, Cont4 wird eine Polysiliziumschicht abge schieden und gemustert, um die erste Gateelektrode 8a, die zweite Gateelektrode 8b und eine Polysiliziumleitung 8c zu formen, so daß die als eine gemeinsame Gateelektrode des ersten Lasttransistors Tl1 und des ersten Treibertransistors Td1 dienende erste Gateelektrode 8a auf einer seitlichen Oberfläche des ersten Gateoxidfilms 6a geformt wird und die als eine gemeinsame Gateelektrode des zweiten Lasttransistors Tl2 und des zweiten Treibertransistors Td2 dienende zweite Gateelektro de 8b auf einer seitlichen Oberfläche des zweiten Gateoxidfilms 6b geformt wird. Auf der oberen Oberfläche der Struktur ist die zweite Gateelektrode 8b über die dritten und vierten Kontaktlö cher Cont3, Cont4 mit der Drainregion dd1 des ersten Lasttran sistors Tl1 verbunden und die Polysiliziumleitung 8c ist so geformt, daß sie die Drainregion dd2 des zweiten Lasttransi stors Tl2 mit der auf einer der Drainregion dd2 gegenüberlie genden Wand geformten ersten Gateelektrode 8a verbindet.

Mit Bezug auf Fig. 4G und 4G' werden auf der zweiten Wand 2b und der vierten Wand 2d des Grabens 2 Oxidfilme 10a, 10b geformt. Auf der gesamten Struktur wird eine Polysilizium schicht abgeschieden und gemustert, um dadurch auf der seitli chen Oberfläche der auf der zweiten Wand 2b und der vierten Wand 2d geformten Oxidfilme 10a, 10b jeweils Gateelektroden 12a, 12b des ersten Zugriffstransistors Ta1 und des zweiten Zugriffstransistors Ta2 zu formen. Im Graben 2 wird außerdem eine die Gateelektrode 12a und die Gateelektrode 12b verbinden de Wortleitung geformt.

Mit Bezug auf Fig. 4H, 4I und 4I' wird im Graben 2 und auf der oberen Oberfläche der Struktur ein SOG-Film 14 abge schieden, um dadurch die Struktur zu planarisieren. In den Sourceregionen ls1, ls2 der ersten und zweiten Lasttransistoren Tl1, Tl2 werden fünfte und sechste Kontaktlöcher Cont5, Cont6 geformt. In den Kontaktlöchern Cont5, Cont6 und auf dem SOG- Film 14 wird eine leitende Schicht geformt und gemustert, um dadurch die Vdd-Leitung 16 zu formen. Die leitende Schicht 16 wird hier aus einem aus Polysilizium und Metallen wie Alumini um, Wolfram und metallischem Silizid gewählten geformt.

Mit Bezug auf Fig. 4K und 4K' wird auf der Vdd-Leitung 16 und der SOG-Schicht 14 durch diese SOG-Schicht 14 eine Isolier schicht 18 geformt. Siebte und achte Kontaktlöcher Cont7, Cont8 werden jeweils in den Sourceregionen as1, as2 der ersten und zweiten Zugriffstransistoren Ta1, Ta2 geformt. Eine weitere leitende Schicht wird in den Kontaktlöchern Cont7, Cont8 und auf der Isolierschicht 18 geformt und gemustert, um dadurch eine Bitleitung BL und eine komplementäre Bitleitung /BL zu formen und dadurch die Herstellung der SRAM-Zelle abzuschlie ßen. Die leitende Schicht wird hier aus einem aus Polysilizium und Metallen wie Aluminium und Wolfram gewählten geformt.

Die den gemäß der vorliegenden Erfindung geformten Graben einsetzende SRAM-Zellenstruktur ist auch auf eine herkömmliche SRAM-Zelle mit hochohmigem Lastwiderstand anwendbar, die eine undotierte Polysiliziumschicht als Lastwiderstand einsetzt. Das bedeutet, daß bei der TFT-SRAM-Zelle gemäß der vorliegenden Erfindung die aktive Schicht zum Formen des Lasttransistors durch ein undotiertes Siliziummuster ersetzt werden kann, das als ein Lastwiderstand eingesetzt wird, um dadurch die Herstel lung der SRAM-Zelle mit hochohmigem Lastwiderstand zu vereinfa chen.

Die SRAM-Zelle mit hochohmigem Lastwiderstand ist in Fig. 5 als Ersatzschaltbild dargestellt, wobei ihr einziger Unter schied zu einem allgemeinen TFT-SRAM darin besteht, daß die ersten und zweiten Lasttransistoren Tl1, Tl2 durch Lastwider stände L1, L2 ersetzt sind, und ihre Arbeitsweise ist identisch zu der des allgemeinen TFT-SRAM.

Die Struktur der mit einem Graben ausgestatteten und eine Ersatzschaltung wie in Fig. 5 gezeigt aufweisenden SRAM-Zelle mit hochohmigem Lastwiderstand wird nun beschrieben.

Zunächst ist mit Bezug auf Fig. 6A bis 6K in der oberen Oberfläche eines Halbleitersubstrats 1 ein Graben 2' mit einer Mehrzahl von Wänden, nämlich einer ersten Wand 2a', einer zweiten Wand 2b', einer dritten Wand 2c' und einer vierten Wand 2d' geformt. In der ersten Wand 2a' und der dritten Wand 2c', die einander im Graben 2' gegenüberliegen, sind als Sourcere gionen ds1, ds2 und Drainregionen dd1, dd2 der ersten und zweiten Treibertransistoren Td1, Td2 dienende Störstellenregio nen geformt. In der zweiten Wand 2b' und der vierten Wand 2d', die einander im Graben 2' gegenüberliegen, sind außerdem als Sourceregionen as1, as2 und Drainregionen ad1, ad2 der ersten und zweiten Zugriffstransistoren Ta1, Ta2 dienende Störstellen regionen geformt. Ein Gateoxidfilm (nicht gezeigt) ist auf der Oberfläche jeder der Wände 2a', 2b', 2c' und 2d' und auf einer Bodenfläche im Graben 2' geformt. Erste und zweite Gate elektroden 38a, 38b der ersten und zweiten Treibertransistoren Td1, Td2 sind jeweils auf einer entsprechenden Seite des auf der ersten Wand 2a' und der dritten Wand 2c' geformten Ga teoxidfilms (nicht gezeigt) geformt und Gateelektroden 42a, 42b der ersten und zweiten Zugriffstransistoren Ta1, Ta2 sind jeweils auf dem auf der zweiten Wand 2b' und der vierten Wand 2d' geformten Gateoxidfilm (nicht gezeigt) geformt. Am Boden des Grabens 2' ist eine Wortleitung WL geformt, welche die Gateelektrode 42a mit der Gateelektrode 42b verbindet. Oben auf der der ersten Wand 2a' und der dritten Wand 2c' des Grabens 2' entsprechenden Struktur sind erste und zweite Lastwiderstände L1, L2 geformt, deren jeweiliges Ende mit einer Vdd-Leitung 44 verbunden ist. Auf der oberen Oberfläche der Vdd-Leitung 44 sind eine Bitleitung BL und eine komplementäre Bitleitung /BL geformt, die jeweils mit den Sourceregionen as1, as2 der ersten und zweiten Zugriffstransistoren Ta1, Ta2 verbunden sind.

Das Herstellungsverfahren für die so aufgebaute SRAM-Zelle mit hochohmigem Lastwiderstand mit Graben wird nun mit Bezug auf Fig. 6A bis 6K beschrieben.

Zunächst werden, wie in Fig. 6A gezeigt, Störstellen in das Halbleitersubstrat 1 ionenimplantiert, um so die Sourcere gion ds1 und die Drainregion dd2 des ersten Treibertransistors Td1, die Sourceregion ds2 und die Drainregion dd2 des zweiten Treibertransistors Td2, die Sourceregion as1 und die Drainregi on ad1 des ersten Zugriffstransistors Ta1 und die Sourceregion as2 und die Drainregion ad2 des zweiten Zugriffstransistors Ta2 zu formen. Die Drainregion dd1 des ersten Treibertransistors Td1 und die Sourceregion as1 des ersten Zugriffstransistors Ta1 teilen sich eine gemeinsame Region und die Drainregion dd2 des zweiten Treibertransistors Td2 und die Sourceregion as2 des zweiten Zugriffstransistors Ta2 teilen sich ebenfalls eine gemeinsame Region.

Eine Isolierschicht (nicht gezeigt) wird auf dem Halblei tersubstrat 1 geformt und wie in Fig. 6B gezeigt, ein Kontakt loch Cont11 zum Verbinden der Drainregion dd1 des ersten Treibertransistors Td1 und des nachfolgend zu formenden ersten Lastwiderstands L1 sowie ein Kontaktloch Cont12 zum Verbinden der Drainregion dd2 des zweiten Treibertransistors Td2 und des nachfolgend zu formenden Lastwiderstands L2 werden jeweils in den Drainregionen dd1, dd2 der ersten und zweiten Treibertran sistoren Td1, Td2 geformt.

Eine undotierte Polysiliziumschicht wird in den Kontaktlö chern Cont11, Cont12 und auf der Isolierschicht (nicht gezeigt) abgeschieden und gemustert, um dadurch die ersten und zweiten Lastwiderstände L1, L2 wie in Fig. 6C gezeigt zu formen. Dann wird auf den ersten und zweiten Lastwiderständen L1, L2 und der Isolierschicht (nicht gezeigt) ein SOG-Film (nicht gezeigt) geformt, um die Struktur zu planarisieren.

Wie in Fig. 6D gezeigt, werden die ersten und zweiten Lastwiderstände L1, L2 und der SOG-Film (nicht gezeigt) selek tiv geätzt und der Ätzvorgang wird in das Halbleitersubstrat 1 hinein fortgesetzt, um dadurch den Graben 2' zu formen.

Als nächstes wird auf jeder der Wände 2a', 2b', 2c', 2d' und auf dem Boden des Grabens 2' ein als Isolierfilm dienender Gateoxidfilm (nicht gezeigt) geformt, und Kontaktlöcher Cont13, Cont14 werden, wie in Fig. 6E gezeigt, in den Drainregionen ld1, ld2 der ersten und zweiten Lastwiderstände L1, L2 geformt. Auf der Struktur einschließlich des Gateoxidfilms (nicht ge zeigt) und der Kontaktlöcher Cont13, Cont14 wird eine Polysili ziumschicht abgeschieden und gemustert, um dadurch Gateelektroden 38a, 38b der ersten und zweiten Treibertransi storen Td1, Td2 zu formen und ferner eine Polysiliziumleitung 38c zu formen, welche die ersten und zweiten Lastwiderstände L1, L2 jeweils mit den Gateelektroden 38a, 38b verbindet.

Mit Bezug auf Fig. 6G wird eine weitere Isolierschicht (nicht gezeigt) auf den Gateelektroden 38a, 38b und der Polysi liziumleitung 38c geformt. Eine weitere Polysiliziumschicht wird auf der Isolierschicht abgeschieden und gemustert, um dadurch Gateelektroden 40a, 40b der ersten und zweiten Zu griffstransistoren Ta1, Ta2 und eine Wortleitung WL, welche die Gateelektrode 40a und die Gateelektrode 40b verbindet, zu formen.

Mit Bezug auf Fig. 6H wird eine Isolierschicht (nicht gezeigt) auf der oberen Oberfläche der sich ergebenden Struktur und im Graben 2' abgeschieden, um dadurch die Struktur zu planarisieren. Kontaktlöcher Cont15, Cont16 zum Verbinden eines Endes jedes der ersten und zweiten Lastwiderstände L1, L2 mit der nachfolgend zu formenden Vdd-Leitung 44 werden jeweils in den ersten und zweiten Lastwiderständen L1, L2 geformt. Wie in Fig. 6I gezeigt, wird in den Kontaktlöchern Cont15, Cont16 und auf der Isolierschicht (nicht gezeigt) eine Polysiliziumschicht oder eine metallische Schicht geformt und gemustert, um dadurch die Vdd-Leitung 44 zu formen. Dann wird, wie in Fig. 6J ge zeigt, auf der Vdd-Leitung 44 eine Isolierschicht (nicht ge zeigt) geformt und in dieser Isolierschicht (nicht gezeigt) werden Kontaktlöcher Cont17, Cont18 zum Verbinden der Sourcere gionen as1, as2 der ersten und zweiten Zugriffstransistoren Ta1, Ta2 mit der nachfolgend zu formenden Bitleitung BL und komplementären Bitleitung /BL geformt. In den Kontaktlöchern Cont17, Cont18 und auf der Isolierschicht (nicht gezeigt) wird eine Polysiliziumschicht oder eine metallische Schicht geformt und gemustert, um so die Bitleitung BL und die komplementäre Bitleitung /BL wie in Fig. 6K gezeigt zu formen und dadurch die Herstellung der SRAM-Zelle mit hochohmigem Lastwiderstand gemäß der vorliegenden Erfindung abzuschließen.

Wie oben beschrieben, hat die Graben-SRAM-Zelle gemäß der vorliegenden Erfindung den Vorteil, daß die Gateelektroden der Lasttransistoren und der Treibertransistoren vertikal geformt sind, wodurch eine von den Gateelektroden in der Breite einge nommene Fläche vermindert wird.

Die Gateelektroden der Zugriffstransistoren sind ferner vertikal, d. h. senkrecht zu einer oberen Oberfläche des Halb leitersubstrats geformt, statt auf dem Substrat geformt zu sein, wodurch sich die von den Transistoren eingenommene Fläche verringert, die Größe der SRAM-Zelle vermindert wird und folg lich sowohl deren Integrationsgrad als auch deren Produktivität und Kosteneffektivität verbessert werden.

Ferner wird das im Stand der Technik bestehende Problem, an einem Kontaktpunkt zwischen den Gateelektroden eines Zu griffstransistors und eines Treibertransistors einen Stoßkon takt zu formen, gemäß der vorliegenden Erfindung gelöst und dadurch sowohl die Herstellungsschritte vereinfacht als auch die Zuverlässigkeit verbessert.

Claims

1. SRAM-Halbleiterspeichervorrichtung, die beinhaltet: erste und zweite Zugriffstransistoren (Ta1, Ta2), erste und zweite Treibertransistoren (Td1, Td2) und erste und zweite Lastwider stände (L1, L2), einen ersten Zellenknoten, mit dem ein erster Anschluß des ersten Zugriffstransistors (Ta1), eine Gateelek trode des zweiten Treibertransistors (Td2) und der erste Last widerstand (L1) gemeinsam verbunden sind, und einen zweiten Zellenknoten, mit dem ein erster Anschluß des zweiten Zu griffstransistors (Ta2), eine Gateelektrode des ersten Treiber transistors (Td1) und der zweite Lastwiderstand (L2) gemeinsam verbunden sind, wobei die Halbleiterspeichervorrichtung umfaßt:
einen Graben (2, 2'), der in einem Halbleitersubstrat (1) geformt ist und der wenigstens zwei Wände, einschließlich einer ersten Wand und einer zweiten Wand aufweist; und
wobei der erste Treibertransistor (Td1) und der zweite Treibertransistor (Td2) jeweils eine Sourceregion (ds1, ds2) und eine Drainregion (dd1, dd2), die jeweils an der ersten Wand und der zweiten Wand des Grabens (2, 2') geformt sind, und jeweils eine Gateelektrode, die jeweils auf der ersten Wand und der zweiten Wand des Grabens (2, 2') geformt ist, beinhalten, und wobei Kanäle der ersten und zweiten Treibertransistoren (Td1, Td2) jeweils an den ersten und zweiten Wänden des Grabens (2, 2') geformt sind und parallel zu einer oberen Oberfläche des Halbleitersubstrats (1) sowie entlang der Grabenwände (2, 2') verlaufen.

2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die ersten und zweiten Wände des Grabens (2, 2') einander gegen überliegen.

3. Halbleiterspeichervorrichtung nach Anspruch 1, bei der die ersten und zweiten Lastwiderstände (L1, L2) aus einer undotier ten Polysiliziumschicht geformt sind.

4. Halbleiterspeichervorrichtung nach Anspruch 1, bei der jeder der ersten und zweiten Lastwiderstände (L1, L2) ein Transistor ist.

5. Halbleiterspeichervorrichtung nach Anspruch 4, worin der erste Lastwiderstand (L1) ferner umfaßt:
eine aktive Schicht (4a), die auf einer der ersten Wand des Grabens (2, 2') entsprechenden oberen Oberfläche des Halb leitersubstrats (1) geformt ist;
eine Gateelektrode (8a), die an einer Wand der aktiven Schicht (4a) geformt ist;
eine Sourceregion (ls1) und eine Drainregion (ld1), die jeweils an jeder Seite der Gateelektrode (8a) im Halbleitersub strat (1) geformt sind.

6. Halbleiterspeichervorrichtung nach Anspruch 4, worin der zweite Lastwiderstand (L2) ferner umfaßt:
eine aktive Schicht (4b), die auf einer der zweiten Wand des Grabens (2, 2') entsprechenden oberen Oberfläche des Halb leitersubstrats (1) geformt ist;
eine Gateelektrode (8b), die an einer Wand der aktiven Schicht (4b) geformt ist; und
eine Sourceregion (ls2) und eine Drainregion (ld2), die jeweils an jeder Seite der Gateelektrode (8b) im Halbleitersub strat (1) geformt sind.

7. Halbleiterspeichervorrichtung nach Anspruch 5, worin die Gateelektrode des ersten Treibertransistors (Td1) und die Gateelektrode des ersten Lastwiderstands (L1) gemeinsam mit dem zweiten Zellenknoten verbunden sind.

8. Halbleiterspeichervorrichtung nach Anspruch 5, worin die Gateelektrode des zweiten Treibertransistors (Td2) und die Gateelektrode des zweiten Lastwiderstands (L2) gemeinsam mit dem ersten Zellenknoten verbunden sind.

9. SRAM-Halbleiterspeichervorrichtung, die erste und zweite Zugriffstransistoren (Ta1, Ta2), erste und zweite Treibertran sistoren (Td1, Td2) und erste und zweite Lastwiderstände (L1, L2), einen ersten Zellenknoten, mit dem ein erster Anschluß des ersten Zugriffstransistors (Ta1), eine Gateelektrode des zwei ten Treibertransistors (Td2) und der erste Lastwiderstand (L1) gemeinsam verbunden sind, und einen zweiten Zellenknoten, mit dem ein erster Anschluß des zweiten Zugriffstransistors (Ta2), eine Gateelektrode des ersten Treibertransistors (Td1) und der zweite Lastwiderstand (L2) gemeinsam verbunden sind, beinhal tet, wobei die Halbleiterspeichervorrichtung umfaßt:
einen Graben (2, 2'), der in einem Halbleitersubstrat (1) geformt ist und der wenigstens zwei Wände, einschließlich einer ersten Wand und einer zweiten Wand aufweist; und
wobei der erste Zugriffstransistor (Ta1) und der zweite Zugriffstransistor (Ta2) jeweils eine an den ersten und zweiten Wänden des Grabens (2, 2') geformte jeweilige Gateelektrode (12a, 12b) und jeweils eine Sourceregion (as1, as2) und eine Drainregion (ad1, ad2), die jeweils an jeder Seite der entspre chenden Gateelektrode (12a, 12b) im Halbleitersubstrat (1) geformt sind, beinhalten, und wobei Kanäle der ersten und zweiten Zugriffstransistoren (Ta1, Ta2) jeweils an den ersten und den zweiten Wänden des Grabens (2, 2') geformt sind und parallel zu einer oberen Oberfläche des Halbleitersubstrats (1) sowie entlang der Grabenwände (2, 2') verlaufen.

10. Halbleiterspeichervorrichtung nach Anspruch 9, bei der die ersten und zweiten Wände des Grabens (2, 2') einander gegen überliegen.

11. Halbleiterspeichervorrichtung nach Anspruch 9, bei der die ersten und zweiten Lastwiderstände (L1, L2) aus einer undotier ten Polysiliziumschicht geformt sind.

12. Halbleiterspeichervorrichtung nach Anspruch 9, bei der jeder der ersten und zweiten Lastwiderstände (L1, L2) ein Transistor ist.

13. SRAM-Halbleiterspeichervorrichtung, die erste und zweite Zugriffstransistoren (Ta1, Ta2), erste und zweite Treibertran sistoren (Td1, Td2) und erste und zweite Lastwiderstände (L1, L2), einen ersten Zellenknoten, mit dem ein erster Anschluß des ersten Zugriffstransistors (Ta1), eine Gateelektrode des zwei ten Treibertransistors (Td2) und der erste Lastwiderstand (L1) gemeinsam verbunden sind, und einen zweiten Zellenknoten, mit dem ein erster Anschluß des zweiten Zugriffstransistors (Ta2), eine Gateelektrode des ersten Treibertransistors (Td1) und der zweite Lastwiderstand (L2) gemeinsam verbunden sind, beinhal tet, wobei die Halbleiterspeichervorrichtung umfaßt:
ein Halbleitersubstrat (1);
einen Graben (2, 2'), der in dem Halbleitersubstrat (1) geformt ist und wenigstens vier Wände, einschließlich einer ersten Wand, einer zweiten Wand, einer dritten Wand und einer vierten Wand aufweist;
wobei der erste Treibertransistor (Td1) und der zweite Treibertransistor (Td2), die jeweils eine Sourceregion (ds1, ds2), eine Drainregion (dd1, dd2) und eine Gateelektrode bein halten, jeweils an der ersten Wand und der dritten Wand des Grabens (2, 2') geformt sind und deren jeweilige Kanäle paral lel zu einer oberen Oberfläche des Halbleitersubstrats (1) sowie entlang der Grabenwände (2, 2') verlaufen;
wobei der erste Zugriffstransistor (Ta1) und der zweite Zugriffstransistor (Ta2), die jeweils eine Sourceregion (as1, as2), eine Drainregion (ad1, ad2) und eine Gateelektrode bein halten, jeweils an der zweiten Wand und der vierten Wand des Grabens (2, 2') geformt sind und deren jeweilige Kanäle paral lel zu einer oberen Oberfläche des Halbleitersubstrats (1) sowie entlang der Grabenwände (2, 2') verlaufen; und
der erste Lastwiderstand (L1) und der zweite Lastwider stand (L2) jeweils über einer den ersten und dritten Wänden des Grabens (2, 2') entsprechenden oberen Oberfläche des Halblei tersubstrats (1) geformt sind.

14. Halbleiterspeichervorrichtung nach Anspruch 13, bei der die ersten und zweiten Lastwiderstände (L1, L2) aus einer undotierten Polysiliziumschicht geformt sind.

15. Halbleiterspeichervorrichtung nach Anspruch 13, bei der die ersten und zweiten Lastwiderstände (L1, L2) jeweils aus einem Transistor geformt sind, der eine Sourceregion, eine Drainregion und eine Gateelektrode beinhaltet.

16. Verfahren zur Herstellung einer Halbleiterspeichervorrich tung nach Anspruch 15 mit den Schritten:
Vorbereiten eines Halbleitersubstrats (1);
Formen einer Mehrzahl erster Störstellenregionen im Halb leitersubstrat (1), damit diese als Sourceregionen (as1, as2, ds1, ds2) und Drainregionen (ad1, ad2, dd1, dd2) eines ersten Zugriffstransistors (Ta1), eines zweiten Zugriffstransistors (Ta2), eines ersten Treibertransistors (Td1) und eines zweiten Treibertransistors (Td2) dienen;
Formen einer Isolierschicht (3) auf dem Halbleitersub strat;
Formen eines ersten Kontaktlochs (Cont1) in einer aus der Mehrzahl von ersten Störstellenregionen, die als die Drainregi on (dd1) des ersten Treibertransistors (Td1) dient, und Formen eines zweiten Kontaktlochs (Cont2) in einer anderen ersten Störstellenregion, die als die Drainregion (dd2) des zweiten Treibertransistors (Td2) dient;
Formen einer leitenden Schicht auf der Isolierschicht (3) und in den ersten und zweiten Kontaktlöchern (Cont1, Cont2);
Formen einer Mehrzahl zweiter Störstellenregionen in einem Teil der leitenden Schicht, damit diese als Sourceregion (ls1, ls2) und Drainregion (ld1, ld2) eines ersten und zweiten Last transistors (Tl1, Tl2) dienen;
Mustern der leitenden Schicht zum Formen einer ersten aktiven Schicht (4a) des ersten Lasttransistors (Tl1) und einer zweiten aktiven Schicht (4b) des zweiten Lasttransistors (Tl2);
Formen eines Grabens (2, 2') mit wenigstens vier Wänden, einschließlich einer ersten Wand, einer zweiten Wand, einer dritten Wand und einer vierten Wand, durch Ätzen eines Teils der ersten und der zweiten aktiven Schichten (4a, 4b) und des Halbleitersubstrats (1) auf eine vorbestimmte Tiefe des ersten Halbleitersubstrats, wobei die Mehrzahl erster Störstellenre gionen an den vier Wänden des Grabens (2, 2') freigelegt wird und die Mehrzahl zweiter Störstellenregionen jeweils an einer seitlichen Oberfläche der ersten und zweiten aktiven Schichten (4a, 4b) freigelegt wird;
Formen eines ersten Gateoxidfilms (6a) auf der ersten Wand des Grabens (2, 2') und einer seitlichen Oberfläche der ersten aktiven Schicht (4a), und Formen eines zweiten Gateoxidfilms (6b) auf der dritten Wand des Grabens (2, 2') und einer seitli chen Oberfläche der zweiten aktiven Schicht (4b);
Formen einer ersten Gateelektrode (8a), die dem ersten Treibertransistor (Td1) und dem ersten Lasttransistor (Tl1) gemeinsam ist, auf dem ersten Gateoxidfilm (6a) und Formen einer zweiten Gateelektrode (8b), die dem zweiten Treibertran sistor (Td2) und dem zweiten Lasttransistor (Tl2) gemeinsam ist, auf dem zweiten Gateoxidfilm (6b);
Formen eines dritten Gateoxidfilms (10a, 10b) auf der zweiten Wand und der vierten Wand des Grabens (2); und
Formen einer Gateelektrode (12a, 12b) der ersten und zweiten Zugriffstransistoren (Ta1, Ta2) auf dem dritten Ga teoxidfilm (10a, 10b).

17. Verfahren zur Herstellung einer Halbleiterspeichervorrich tung nach Anspruch 13 mit den Schritten:
Vorbereiten eines Halbleitersubstrats (1);
Formen einer Mehrzahl von Störstellenregionen im Halblei tersubstrat (1), damit diese als Sourceregionen (as1, as2, ds1, ds2) und Drainregionen (ad1, ad2, dd1, dd2) eines ersten Zu griffstransistors (Ta1), eines zweiten Zugriffstransistors (Ta2), eines ersten Treibertransistors (Td1) und eines zweiten Treibertransistors (Td2) dienen;
Formen einer Isolierschicht (3) auf dem Halbleitersubstrat (1);
Formen eines ersten Kontaktlochs (Cont11) in einer aus der Mehrzahl von ersten Störstellenregionen, die als eine Drainre gion (dd1) des ersten Treibertransistors (Td1) dient, und
Formen eines zweiten Kontaktlochs (Cont12) in einer anderen ersten Störstellenregion, die als eine Drainregion (dd2) des zweiten Treibertransistors (Td2) dient;
Formen einer leitenden Schicht auf der Isolierschicht (3) und in den ersten und zweiten Kontaktlöchern (Cont11, Cont12);
Formen erster und zweiter Lastwiderstände (L1, L2) durch Mustern der ersten leitenden Schicht;
Formen eines Grabens (2, 2') mit wenigstens vier Wänden, einschließlich einer ersten Wand, einer zweiten Wand, einer dritten Wand und einer vierten Wand, durch Ätzen eines Teils des Halbleitersubstrats (1) auf eine vorbestimmte Tiefe des Halbleitersubstrats (1), wobei die Mehrzahl erster Störstellen regionen an den vier Wänden des Grabens (2, 2') freigelegt wird;
Formen eines ersten Gateoxidfilms auf der ersten Wand des Grabens (2, 2') und Formen eines zweiten Gateoxidfilms auf der dritten Wand des Grabens (2, 2');
Formen einer ersten Gateelektrode des ersten Treibertran sistors (Td1) auf dem ersten Gateoxidfilm und Formen einer zweiten Gateelektrode des zweiten Treibertransistors (Td2) auf dem zweiten Gateoxidfilm;
Formen eines dritten Gateoxidfilms auf der zweiten Wand und der vierten Wand des Grabens (2, 2'); und
Formen einer Gateelektrode der ersten und zweiten Zu griffstransistoren (Ta1, Ta2) auf dem dritten Gateoxidfilm.