KR19990026119A - 소이 디램 장치 및 그 제조 방법 - Google Patents
소이 디램 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR19990026119A KR19990026119A KR1019970048102A KR19970048102A KR19990026119A KR 19990026119 A KR19990026119 A KR 19990026119A KR 1019970048102 A KR1019970048102 A KR 1019970048102A KR 19970048102 A KR19970048102 A KR 19970048102A KR 19990026119 A KR19990026119 A KR 19990026119A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- capacitor
- lower electrode
- film
- forming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000003990 capacitor Substances 0.000 claims abstract description 112
- 230000008878 coupling Effects 0.000 claims abstract description 18
- 238000010168 coupling process Methods 0.000 claims abstract description 18
- 238000005859 coupling reaction Methods 0.000 claims abstract description 18
- 239000004065 semiconductor Substances 0.000 claims description 57
- 239000000463 material Substances 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 239000012212 insulator Substances 0.000 claims description 7
- 125000006850 spacer group Chemical group 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052681 coesite Inorganic materials 0.000 claims description 2
- 229910052906 cristobalite Inorganic materials 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 229910052682 stishovite Inorganic materials 0.000 claims description 2
- 229910052905 tridymite Inorganic materials 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 235000010469 Glycine max Nutrition 0.000 description 2
- 244000068988 Glycine max Species 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명에 따른 소이 디램 장치는 층간 절연막 사이에 VBB로 구동되는 도전막을, 그리고 층간 절연막에 비해 절연성이 큰 절연막을 제공함으로써, 커패시터 전극과 셀 트랜지스터 사이의 층간 절연막에 의한 커플링을 방지할 수 있다. 따라서, 셀 트랜지스터의 백 게이트 바이어스의 영향을 최소화할 수 있으며, 그 결과 커플링에 의한 서브드레솔드 누설 전류를 줄일 수 있다. 결국, 데이터 센싱 마진 및 리프레쉬 마진을 확보할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 소이 기판을 사용할 때 커패시터 전극 (capacitor electrode)에 의한 누설 전류를 최소화시키기 위한 소이 디램 장치 및 그 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 소이 디램 장치의 구조를 보여주는 단면도이다. 본디드 소이 기판 (bonded SOI wafer)을 사용하여 제조된 소이 디램 장치는, 도 1에 도시된 바와 같이, 전하 전달 트랜지스터 (charge transfer transistor)로서 작용하는 셀 트랜지스터의 하부에 형성된 DRAM 셀 커패시터를 갖는다. 일반적으로, 본디드 소이 기판을 사용하는 경우, 채널 영역이 형성되는 바디가 플로팅되어 있기 때문에, 바디에 쌓이는 홀들 (holes)에 의해서 소오스 영역과 드레인 영역 사이에 누설 전류 통로 (leakage current path)가 형성된다. 이러한 누설 전류 통로를 통해 커패시터 전극(예컨대, 스토리지 전극)에 챠아지된 전하가 비트 라인으로 누설되거나, 비트 라인으로부터 커패시터 전극으로 전하가 그것에 챠아지된다. 하지만, 이러한 누설 전류는 제조 공정에서 최적화되어 있기 때문에 디바이스의 동작에 큰 문제를 야기하지 않는다.
그러나, 커패시터 전극과 셀 트랜지스터 사이의 층간 절연막 (ILD)은 HTO 옥사이드 계열이기 때문에, 커패시터 전극(예컨대, 스토리지 전극)과 드레인 영역 (N+) 사이에 커플링 (coupling)이 발생된다. 이로 인해서, 셀 커패시터에 데이터 '1'(예컨대, Vcc)이 저장되어 있을 경우, 커플링에 의해서 셀 트랜지스터에 백 게이트 바이어스 (back gate bias)의 영향을 주게되어 셀 트랜지스터의 서브드레솔드 누설 전류 (subthreshold leakage current)를 유발시킨다. 결국, 커플링에 의한 누설 전류로 인해 데이터 독출시 센싱 마진이 감소할 뿐만아니라, 리프레쉬 마진 (reflash margin) 역시 감소하게 된다.
따라서 본 발명의 목적은 커패시터 전극과 셀 트랜지스터 사이의 커플링을 방지하기 위한 소이 디램 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 셀 트랜지스터의 특성을 향상시키기 위한 소이 디램 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 DRAM 셀 트랜지스터의 데이터 센싱 마진 및 리프레쉬 마진을 확보할 수 있는 소이 디램 장치 및 그 제조 방법을 제공하는 것이다.
도 1은 종래 기술에 따른 소이 디램 장치의 구조를 보여주는 단면도;
도 2는 본 발명의 바람직한 제 1 실시예에 따른 소이 디램 장치의 구조를 보여주는 단면도;
도 3 내지 도 7은 본 발명의 바람직한 제 1 실시예에 따른 소이 디램 장치의 제조 방법을 순차적으로 보여주는 도면;
도 8은 본 발명의 바람직한 제 2 실시예에 따른 소이 디램 장치의 구조를 보여주는 단면도;
도 9 내지 도 13은 본 발명의 바람직한 제 2 실시예에 따른 소이 디램 장치의 제조 방법을 순차적으로 보여주는 도면,
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 물질층 12,16,18,26,40,42,44,52 : 절연막
14 : 도전막 20,46 : 커패시터 하부 전극
22,48 : 커패시터 유전체막 26,50 : 커패시터 상부 전극
28,54 : 핸들링 웨이퍼 BC : 매립 콘택
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 소이 디램 (Silicon-On-Insulator DRAM)의 제조 방법에 있어서: 반도체 기판의 일측면에 제 1 절연막, 제 1 도전막 및 제 2 절연막을 순차적으로 형성하는 단계와; 상기 반도체 기판의 일측면이 노출되도록 상기 제 2 절연막, 상기 제 1 도전막 및 상기 제 1 절연막을 순차적으로 식각하여서 매립 콘택 홀(buried contact hole)을 형성하는 단계와; 상기 매립 콘택 홀의 양측벽에 스페이서를 형성하는 단계와; 상기 매립 콘택 홀을 포함한 상기 제 2 절연막 상에 제 2 도전막을 형성하는 단계와; 상기 제 2 도전막을 식각하여서 커패시터 하부 전극을 형성하는 단계와; 상기 커패시터 하부 전극을 포함하여 상기 제 2 절연막 상에 커패시터 유전체막 및 커패시터 상부 전극을 순차적으로 형성하는 단계 및; 상기 커패시터 상부 전극 상에 제 3 절연막을 형성하되, 상기 제 3 절연막의 상부 표면이 평탄하도록 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 채널 영역을 사이에 두고 소오스 영역과 드레인 영역이 형성된 반도체 물질층 및; 상기 반도체 물질층의 채널 영역 상부에 게이트 절연막을 사이에 두고 형성된 게이트 전극을 구비한 소이 디램 (Silicon-On-Insulator DRAM) 장치에 있어서: 반도체 기판 상부에 제 1 절연막을 사이에 두고 형성된 커패시터 상부 전극과; 상기 커패시터 상부 전극 상에 커패시터 유전체막을 사이에 두고 형성되어 있되, 매입 콘택을 통해서 상기 소오스 영역과 접하도록 형성된 커패시터 하부 전극과; 상기 커패시터 하부 전극을 포함한 상기 커패시터 유전체막 상에 형성되어 있되, 매립 콘택에 의해서 분리된 제 2 절연막과; 상기 제 2 절연막 상에 도전막을 사이에 두고 형성되어 있되, 상기 반도체 물질층의 하부에 접하도록 형성된 제 2 절연막을 포함하고; 상기 도전막이 백 바이어스 전압 (back bias voltage)에 의해서 구동됨으로써 상기 드레인 영역 및 상기 반도체 물질층과 상기 커패시터 하부 전극 사이의 커플링이 방지되는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 소이 디램 (Silicon-On-Insulator DRAM)의 제조 방법에 있어서: 반도체 기판의 일측면에 제 1 절연막, 제 2 절연막 및 제 3 절연막을 순차적으로 형성하는 단계와; 상기 반도체 기판의 일측면이 노출되도록 상기 제 3 절연막, 상기 제 2 절연막 및 상기 제 1 절연막을 순차적으로 식각하여서 매립 콘택 홀(buried contact hole)을 형성하는 단계와; 상기 매립 콘택 홀을 포함한 상기 제 2 절연막 상에 제 1 도전막을 형성하는 단계와; 상기 제 1 도전막을 식각하여서 커패시터 하부 전극을 형성하는 단계와; 상기 커패시터 하부 전극 밑부분과 상기 제 2 절연막 사이의 그리고 상기 제 2 절연막의 나머지 부분 상의 상기 제 3 절연막을 식각하는 단계와; 상기 제 2 절연막의 표면 및 상기 커패시터 하부 전극의 표면 상에 커패시터 유전체막 및 커패시터 상부 전극을 형성하되, 상기 상기 커패시터 상부 전극이 커패시터 하부 전극 밑부분과 제 2 절연막 사이의 공간을 채우도록 하는 단계 및; 상기 커패시터 상부 전극 상에 제 3 절연막을 형성하되, 상기 제 3 절연막의 상부 표면이 평탄하도록 형성하는 단계를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 및 제 3 절연막들은 SiO2 계열의 절연막이고, 상기 제 2 절연막은 SIN막인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 절연막의 절연성은 상기 제 2 절연막의 그것보다 낮은 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 채널 영역을 사이에 두고 소오스 영역과 드레인 영역이 형성된 반도체 물질층 (semiconductor material layer) 및; 상기 반도체 물질층의 채널 영역 상부에 게이트 절연막을 사이에 두고 형성된 게이트 전극을 구비한 소이 디램 (Silicon-On-Insulator DRAM) 장치에 있어서: 반도체 기판 및 상기 반도체 물질층 사이에 형성된 제 1 절연막과; 상기 제 1 절연막과 상기 반도체 기판 사이에 형성된 제 2 절연막과; 상기 제 2 절연막 하부에 형성되어 있되, 그것과 소정 간격을 두고 형성되며, 매립 콘택 홀을 통해서 상기 반도체 물질층의 소오스 영역과 접하도록 형성된 커패시터 하부 전극과; 상기 제 2 절연막 하부 및 상기 커패시터 하부 전극의 표면에 형성된 커패시터 유전체막과; 상기 유전체막 하부에 접하도록 형성되어 있되, 상기 커패시터 하부 전극과 상기 제 2 절연막 사이의 공간을 채우도록 형성된 커패시터 상부 전극 및; 상기 반도체 기판과 상기 커패시터 하부 전극 사이에 형성된 제 3 절연막을 포함하는 것을 특징으로 한다.
이와같은 장치 및 방법에 의해서, 셀 커패시터 전극과 셀 트랜지스터 사이에 절연막 또는 VBB로 구동되는 도전막을 형성함으로써 층간 절연막으로 인한 커플링을 방지할 수 있다.
본 발명의 신규한 소이 디램 장치는 도 2에 도시된 바와 같이 층간 절연막 사이에 VBB로 구동되는 도전막 (14)을, 그리고, 도 8에 도시된 바와 같이, 층간 절연막 (40)에 비해 절연성이 큰 절연막 (42)을 제공함으로써, 커패시터 전극 (20, 46)과 셀 트랜지스터 사이의 층간 절연막 (12, 40)에 의한 커플링을 방지할 수 있다. 따라서, 셀 트랜지스터의 백 게이트 바이어스의 영향을 최소화할 수 있으며, 그 결과 커플링에 의한 서브드레솔드 누설 전류를 줄일 수 있다. 결국, 데이터 센싱 마진 및 리프레쉬 마진을 확보할 수 있다.
제 1 실시예
다시 도 2를 참조하면, 본 발명의 바람직한 제 1 실시예에 따른 소이 디램 장치의 구조를 보여주는 단면도가 도시되어 있다.
본 발명에 따른 소이 디램 장치는 채널 영역을 사이에 두고 소오스 영역과 드레인 영역이 형성된 반도체 물질층 (semiconductor material layer) (10) 및, 상기 반도체 물질층 (10)의 채널 영역 상부에 게이트 절연막 (29)을 사이에 두고 형성된 게이트 전극 (30)을 포함한다. 상기 소오스 영역 및 드레인 영역은 고농도로 도핑된 N형이고, 채널 영역을 구성하는 바디는 저농도로 도핑된 P형으로 형성되어 있다.
그리고, 커패시터 상부 전극 (24)은 핸들링 웨이퍼 (handling wafer)인 반도체 기판 (28) 상부에 제 1 절연막 (26)을 사이에 두고 형성되어 있고, 커패시터 하부 전극 (20)은 상기 커패시터 상부 전극 (24) 상에 커패시터 유전체막 (22)을 사이에 두고 형성되어 있다. 상기 커패시터 상부 전극 (24)은 플레이트 전극 (plate electrode)으로 작용하고, 그리고 상기 커패시터 상부 하부 (20)은 스토리지 전극 (storage electrode)으로 작용한다. 상기 커패시터 상부 전극 (24)은 약 1500Å의 두께로 형성된다.
계속해서, 제 2 절연막 (16)은 상기 커패시터 하부 전극 (20)을 포함한 상기 커패시터 유전체막 (22) 상에 형성되어 있되, 매립 콘택 홀 (buried contact hole)에 의해서 분리되어 있다. 상기 매립 콘택 (BC)의 폭은 소오스 영역보다 좁은 폭으로 형성되며, 상기 커패시터 하부 전극 (20)을 구성하는 폴리실리콘과 동일한 도전형을 갖는다.
제 3 절연막 (12)은 상기 제 2 절연막 (16) 상에 도전막 (14)을 사이에 두고 형성되어 있되, 상기 반도체 물질층 (10)의 하부에 접하도록 형성되어 있다. 상기 도전막 (14) 및 상기 제 3 절연막 (12) 역시 제 2 절연막 (16)과 같이 매립 콘택 홀에 의해서 분리되어 있다. 아울러, 상기 도전막 (14)과 매립 콘택 홀의 폴리실리콘의 전기적인 절연을 위해서 상기 매립 콘택 홀 양측에 스페이서 (18)가 형성되어 있다.
상기 제 2 및 제 3 절연막 (16) 및 (12)은 HTO의 옥사이드 계열로서 그것의 두께가 각각 1000-4000Å으로 형성되며, 상기 도전막 (14)의 두께는 약 500-2000Å으로 형성된다. 이어서, 소이 디램 장치의 셀 트랜지스터는 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 방법으로, 도 2에 도시된 바와같이, 형성된다.
여기서, 상기 도전막 (14)은 백 바이어스 전압 (back bias voltage : VBB)에 의해서 구동됨으로써 상기 셀 트랜지스터 영역과 상기 커패시터 하부 전극 (20) 사이의 커플링이 방지된다. 따라서, 셀 트랜지스터의 백 게이트 바이어스의 영향을 최소화할 수 있으며, 그 결과 커플링에 의한 서브드레솔드 누설 전류를 줄일 수 있다. 결국, 데이터 센싱 마진 및 리프레쉬 마진을 확보할 수 있다.
본 발명의 바람직한 제 1 실시예에 따른 소이 디램의 제조 방법이 이하 도 3 내지 도 7에 의거하여서 설명된다. 도 3을 참조하면, 반도체 물질층 (semiconductor material layer) (10) 상에 제 1 절연막 (12), 도전막 (14) 및 제 2 절연막 (16)이 순차적으로 형성된다. 여기서, 상기 제 1 및 제 2 절연막 (12) 및 (16)은 HTO로 적층되며, 상기 도전막 (14)은 저항이 적은 물질로 형성하여 백 바이어스 전압 (back bias voltage : VBB)으로 구동된다.
이어서, 매립 콘택 홀 (buried contack hole : BC hole)을 형성하기 위해서, 상기 제 2 절연막 (16) 상에 패턴을 형성한 후 그것을 마스크로하여 상기 제 2 절연막 (16), 도전막 (14) 및 제 1 절연막 (12)을 순차적으로 건식 식각 (dry etch)하면, 도 4에 도시된 바와 같이, 매립 콘택 홀 (BC hole)이 소정 폭으로 형성된다. 이후, 매립 콘택 홀 (BC hole)의 양측에, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 기술로서, 스페이서 (18)가 형성된다. 상기 스페이서 (18)는, 도 2에서 알 수 있듯이, 매립 콘택 (BC)과 도전막 (14)의 전기적인 절연을 위해서 형성된다.
계속해서, 상기 매립 콘택 홀 (BC hole)을 채운 커패시터 하부 전극 (20)을 형성하고 그리고 상기 커패시터 하부 전극 (20)을 포함한 제 2 절연막 (16) 상에 커패시터 유전체막 (22)을 형성하면 도 5에 도시된 바와 같다.
이후, 상기 커패시터 유전체막 (22) 상 커패시터 상부 전극 (24) 및 제 3 절연막 (26)을 순차적으로 형성하되, 상기 제 3 절연막 (26)의 표면이 평탄하도록 형성하여 핸들링 웨이퍼 (handling wafer)인 반도체 기판 (28)을 본딩하면, 도 6에 도시된 바와 같이, DRAM 셀 커패시터가 형성된다.
이 분야의 지식을 습득한 자들에게 잘 알려진 바와 같이, CMP(chemical macharnism polishing) 공정을 통해서 상기 반도체 물질층 (10)을 소정 두께로 갈아 그것에 본디드 소이 디램 장치의 셀 트랜지스터 (게이트 전극, 소오스 영역 및 드레인 영역 등을 포함함) 및 비트 라인 (32)을 형성하면, 도 7에 도시된 바와 같이, 소이 디램 장치가 형성된다.
제 2 실시예
다시 도 8을 참조하면, 본 발명의 바람직한 실시예에 따른 소이 디램 장치의 구조를 보여주는 단면도가 도시되어 있다. 본 발명의 제 2 실시예에 따른 소이 디램 장치는 채널 영역을 사이에 두고 소오스 영역과 드레인 영역이 형성된 반도체 물질층 (semiconductor material layer) (10) 및, 상기 반도체 물질층 (10)의 채널 영역 상부에 게이트 절연막 (29)을 사이에 두고 형성된 게이트 전극 (30)을 포함한다.
제 1 절연막 (40)은 핸들링 웨이퍼인 반도체 기판 (54)과 셀 트랜지스터를 상기 반도체 물질층 (10) 사이에 형성되어 있고, 상기 제 1 절연막 (52)은 SiO2계열의 HTO로 적층되도록 형성되어 있다. 제 2 절연막 (40)은 상기 제 1 절연막 (40)과 상기 반도체 기판 (54) 사이에 형성되며, 상기 제 1 절연막 (40)보다 큰 절연성을 갖는 SIN막으로 형성되어 있다.
계속해서, 커패시터 하부 전극 (46)은 상기 제 2 절연막 (42) 하부에 형성되어 있되, 그것과 소정 간격을 두고 형성되며, 매립 콘택 (BC)을 통해서 상기 반도체 물질층 (10)의 소오스 영역과 접하도록 형성되어 있다. 상기 커패시터 하부 전극 (46)은 소오스 영역과 동일한 도전형을 갖는 폴리실리콘막으로 형성된다.
커패시터 유전체막 (48)은 상기 제 2 절연막 (42) 하부 및 상기 커패시터 하부 전극 (46)의 표면에 형성되며, 커패시터 상부 전극 (50)은 상기 커패시터 유전체막 (48) 하부에 접하도록 형성되어 있되, 상기 커패시터 하부 전극 (46)과 상기 제 2 절연막 (42) 사이의 공간을 채우도록 형성되어 있다. 제 3 절연막 (52)은 상기 반도체 기판 (54)과 상기 커패시터 하부 전극 (50) 사이에 형성되어 있다. 그리고, 소이 디램 장치의 셀 트랜지스터는 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 방법으로, 도 8에 도시된 바와 같이, 형성된다.
상술한 바와 같은 소이 디램 장치의 구조에 의하면, 제 2 절연막 (42)에 의해서 커패시터 하부 전극 (46)과 셀 트랜지스터 사이에 발생되는 커플링이 차단된다. 따라서, 셀 트랜지스터의 백 게이트 바이어스의 영향을 최소화할 수 있으며, 그 결과 커플링에 의한 서브드레솔드 누설 전류 (subthreshold leakage current)를 줄일 수 있다. 결국, 데이터 센싱 마진 및 리프레쉬 마진을 확보할 수 있다. 아울러, 커패시터 하부 전극 (46)이 도 8에 도시된 바와 같이 제 2 절연막 (42)과 소정 간격을 두고 형성되어 있기 때문에, 전체적인 커패시터 면적이 증가하게 된다.
본 발명의 바람직한 제 2 실시예에 따른 소이 디램의 제조 방법이 이하 도 9 내지 도 13에 의거하여서 설명된다. 도 9을 참조하면, 반도체 물질층 (semiconductor material layer) (10) 상에 제 1 내지 제 3 절연막들 (40), (42), 그리고 (44)이 순차적으로 형성된다. 여기서, 상기 제 1 및 제 3 절연막 (40) 및 (44)은 HTO로 적층된 SiO2 계열이고, 상기 제 2 절연막 (42)은 상기 절연막들 (40) 및 (44)에 비해 큰 절연성을 갖는 SIN으로 형성된다.
이어서, 매립 콘택 홀 (buried contack hole : BC hole)을 형성하기 위해서, 상기 제 3 절연막 (44) 상에 패턴을 형성한 후 그것을 마스크로하여 상기 제 3 절연막 (44), 제 2 절연막 (42) 및 제 1 절연막 (40)을 순차적으로 건식 식각 (dry etch)하고, 그리고 커패시터 하부 전극 (46)을 형성하면, 도 10에 도시된 바와 같다. 여기서, 매립 콘택 홀을 형성할 때, 통상적인 건식 식각 기술로 제 2 절연막 (42)과 제 1 절연막 (40)의 선택비가 없는 공정으로 형성하면 무리가 없다.
이후, 습식 식각 (wet etch)을 통해서 상기 제 3 절연막 (44)을 제거한 후 LPCVD을 이용하여서 커패시터 유전체막 (48)을 형성하면 도 11과 같이 형성된다. 여기서, 상기 제 3 절연막 (44)을 SIN으로 형성한 이유는, 도 11에서 알 수 있듯이, 커패시터 하부 전극 (46)과 제 2 절연막 (42) 사이가 언더 컷(under cut)되도록 할 때, 제 1 절연막 (40)의 영향을 받게하지 않도록 하기 위해서 제 1 절연막 (40)과 습식 식각 선택비가 큰 물질을 택한 것이다. 상기와 같이 언더 컷함으로써, 유전체막 (48)이 덮히는 커패시터 하부 전극 (46)의 표면적을 넓게 만들 수 있다.
이후, 상기 커패시터 유전체막 (48)의 표면 상에 앞서 설명된 LPCVD를 이용하여서 커패시터 상부 전극 (50)을 형성한 후 상기 커패시터 상부 전극 (50) 상에 절연막 (52) 및 핸들링 웨이퍼인 반도체 기판 (54)을 형성하면, 도 12에 도시된 바와 같다. 이후, 공정은 제 1 실시예의 그것과 동일한 방법으로 셀 트랜지스터 및 비트 라인을 형성하면, 도 13과 같다.
앞서 설명된 바와 같이, 제 1 실시예에의 경우 VBB로 구동되는 도전막 (22)을 그리고 제 2 실시예의 경우 절연막 (42)을 셀 트랜지스터와 셀 커패시터 사이에 형성함으로써 커패시터 하부 전극 (20 및 46)과 셀 트랜지스터 사이에 발생되는 커플링이 차단된다. 따라서, 셀 트랜지스터의 백 게이트 바이어스의 영향을 최소화할 수 있으며, 그 결과 커플링에 의한 서브드레솔드 누설 전류 (subthreshold leakage current)를 줄일 수 있다. 결국, 데이터 센싱 마진 및 리프레쉬 마진을 확보할 수 있다.
상기한 바와같이, 셀 트랜지스터와 셀 커패시터 사이에 형성된 층간 절연막으로 인한 커플링을 방지할 수 있는 도전막 또는 절연막을 형성함으로써, 커플링에 의한 서브드레솔드 누설 전류를 줄일 수 있다. 그 결과, 데이터 독출 동작시 센싱 마진 및 리프레쉬 마진을 확보할 수 있다.
Claims (6)
- 소이 디램 (Silicon-On-Insulator DRAM)의 제조 방법에 있어서:반도체 기판의 일측면에 제 1 절연막, 제 1 도전막 및 제 2 절연막을 순차적으로 형성하는 단계와;상기 반도체 기판의 일측면이 노출되도록 상기 제 2 절연막, 상기 제 1 도전막 및 상기 제 1 절연막을 순차적으로 식각하여서 매립 콘택 홀(buried contact hole)을 형성하는 단계와;상기 매립 콘택 홀의 양측벽에 스페이서를 형성하는 단계와;상기 매립 콘택 홀을 포함한 상기 제 2 절연막 상에 제 2 도전막을 형성하는 단계와;상기 제 2 도전막을 식각하여서 커패시터 하부 전극을 형성하는 단계와;상기 커패시터 하부 전극을 포함하여 상기 제 2 절연막 상에 커패시터 유전체막 및 커패시터 상부 전극을 순차적으로 형성하는 단계 및;상기 커패시터 상부 전극 상에 제 3 절연막을 형성하되, 상기 제 3 절연막의 상부 표면이 평탄하도록 형성하는 단계를 포함하는 것을 특징으로 하는 소이 디램의 제조 방법.
- 채널 영역을 사이에 두고 소오스 영역과 드레인 영역이 형성된 반도체 물질층 및; 상기 반도체 물질층의 채널 영역 상부에 게이트 절연막을 사이에 두고 형성된 게이트 전극을 구비한 소이 디램 (Silicon-On-Insulator DRAM) 장치에 있어서:반도체 기판 상부에 제 1 절연막을 사이에 두고 형성된 커패시터 상부 전극과;상기 커패시터 상부 전극 상에 커패시터 유전체막을 사이에 두고 형성되어 있되, 매입 콘택을 통해서 상기 소오스 영역과 접하도록 형성된 커패시터 하부 전극과;상기 커패시터 하부 전극을 포함한 상기 커패시터 유전체막 상에 형성되어 있되, 매립 콘택에 의해서 분리된 제 2 절연막과;상기 제 2 절연막 상에 도전막을 사이에 두고 형성되어 있되, 상기 반도체 물질층의 하부에 접하도록 형성된 제 2 절연막을 포함하고;상기 도전막이 백 바이어스 전압 (back bias voltage)에 의해서 구동됨으로써 상기 드레인 영역 및 상기 반도체 물질층과 상기 커패시터 하부 전극 사이의 커플링이 방지되는 것을 특징으로 하는 소이 디램 장치.
- 소이 디램 (Silicon-On-Insulator DRAM)의 제조 방법에 있어서:반도체 기판의 일측면에 제 1 절연막, 제 2 절연막 및 제 3 절연막을 순차적으로 형성하는 단계와;상기 반도체 기판의 일측면이 노출되도록 상기 제 3 절연막, 상기 제 2 절연막 및 상기 제 1 절연막을 순차적으로 식각하여서 매립 콘택 홀(buried contact hole)을 형성하는 단계와;상기 매립 콘택 홀을 포함한 상기 제 2 절연막 상에 제 1 도전막을 형성하는 단계와;상기 제 1 도전막을 식각하여서 커패시터 하부 전극을 형성하는 단계와;상기 커패시터 하부 전극 밑부분과 상기 제 2 절연막 사이의 그리고 상기 제 2 절연막의 나머지 부분 상의 상기 제 3 절연막을 식각하는 단계와;상기 제 2 절연막의 표면 및 상기 커패시터 하부 전극의 표면 상에 커패시터 유전체막 및 커패시터 상부 전극을 형성하되, 상기 상기 커패시터 상부 전극이 커패시터 하부 전극 밑부분과 제 2 절연막 사이의 공간을 채우도록 하는 단계 및;상기 커패시터 상부 전극 상에 제 3 절연막을 형성하되, 상기 제 3 절연막의 상부 표면이 평탄하도록 형성하는 단계를 포함하는 것을 특징으로 하는 소이 디램의 제조 방법.
- 제 3 항에 있어서,상기 제 1 및 제 3 절연막들은 SiO2 계열의 절연막이고, 상기 제 2 절연막은 SIN막인 것을 특징으로 하는 소이 디램의 제조 방법.
- 제 3 항에 있어서,상기 제 1 절연막의 절연성은 상기 제 2 절연막의 그것보다 낮은 것을 특징으로 하는 소이 디램의 제조 방법.
- 채널 영역을 사이에 두고 소오스 영역과 드레인 영역이 형성된 반도체 물질층 (semiconductor material layer) 및; 상기 반도체 물질층의 채널 영역 상부에 게이트 절연막을 사이에 두고 형성된 게이트 전극을 구비한 소이 디램 (Silicon-On-Insulator DRAM) 장치에 있어서:반도체 기판 및 상기 반도체 물질층 사이에 형성된 제 1 절연막과;상기 제 1 절연막과 상기 반도체 기판 사이에 형성된 제 2 절연막과;상기 제 2 절연막 하부에 형성되어 있되, 그것과 소정 간격을 두고 형성되며, 매립 콘택 홀을 통해서 상기 반도체 물질층의 소오스 영역과 접하도록 형성된 커패시터 하부 전극과;상기 제 2 절연막 하부 및 상기 커패시터 하부 전극의 표면에 형성된 커패시터 유전체막과;상기 유전체막 하부에 접하도록 형성되어 있되, 상기 커패시터 하부 전극과 상기 제 2 절연막 사이의 공간을 채우도록 형성된 커패시터 상부 전극 및;상기 반도체 기판과 상기 커패시터 하부 전극 사이에 형성된 제 3 절연막을 포함하는 것을 특징으로 하는 소이 디램 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970048102A KR19990026119A (ko) | 1997-09-22 | 1997-09-22 | 소이 디램 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970048102A KR19990026119A (ko) | 1997-09-22 | 1997-09-22 | 소이 디램 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990026119A true KR19990026119A (ko) | 1999-04-15 |
Family
ID=66045369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970048102A KR19990026119A (ko) | 1997-09-22 | 1997-09-22 | 소이 디램 장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990026119A (ko) |
-
1997
- 1997-09-22 KR KR1019970048102A patent/KR19990026119A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7741673B2 (en) | Floating body memory and method of fabricating the same | |
| KR100268419B1 (ko) | 고집적 반도체 메모리 장치 및 그의 제조 방법 | |
| KR100670226B1 (ko) | 비-부동 바디를 구비한 전계 효과 트랜지스터와 벌크실리콘 웨이퍼 상에 상기 전계 효과 트랜지스터를형성하는 방법 | |
| KR100458772B1 (ko) | 반도체 디바이스 및 그 형성 방법 | |
| US4979014A (en) | MOS transistor | |
| KR100379612B1 (ko) | 도전층을 채운 트렌치 소자 분리형 반도체 장치 및 그형성 방법 | |
| US11121135B1 (en) | Structure of memory device | |
| US8039895B2 (en) | Transistors having a channel region between channel-portion holes and methods of forming the same | |
| KR100673673B1 (ko) | Ｄｒａｍ 셀 장치 및 그 제조 방법 | |
| KR20010112829A (ko) | 플로팅 바디효과를 제거한 반도체 메모리소자 및 그제조방법 | |
| KR100593739B1 (ko) | 바디-소스 접속을 갖는 모스 전계효과 트랜지스터 및 그제조방법 | |
| US6294806B1 (en) | Semiconductor memory device having silicon-on-insulator (SOI) structure and method for fabricating thereof | |
| KR20100051355A (ko) | 커패시터 없는 디램 소자 | |
| US5780332A (en) | Method of manufacturing a semiconductor memory device with a trench capacitor | |
| US6614068B1 (en) | SOI device with reversed stacked capacitor cell and body contact structure and method for fabricating the same | |
| JPH0864778A (ja) | 半導体記憶装置及びその製造方法 | |
| US5925912A (en) | Semiconductor apparatus having a conductive sidewall structure | |
| KR100528264B1 (ko) | 단일-트랜지스터-메모리 셀 장치 및 그 제조 방법 | |
| US5973371A (en) | Semiconductor device with marginless contact hole | |
| KR100842905B1 (ko) | 벌크 실리콘을 이용한 더블 게이트 1-트랜지스터 디램 셀과이를 구비한 디램 소자 및 그의 제조방법 | |
| JPH1012750A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100569534B1 (ko) | 반도체소자의 제조방법 | |
| US6348713B1 (en) | Method for fabricating semiconductor device | |
| CN113990800A (zh) | 半导体器件的制备方法及半导体器件 | |
| JPH09266259A (ja) | 半導体記憶装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |