KR19990025505A - 실리콘 양자세선 제조 방법 - Google Patents
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Abstract
본 발명은 양자세선(quantum wire)의 제조 방법에 관한 것으로, 특히 실리콘산화층과 실리콘질화층으로 둘러싸인 실리콘 양자세선 제조 방법에 관한 것이다.
기존의 전자빔 리소그라피 방법에 의해 제조된 양자세선은 선폭이 수십 ㎚ 이하의 초미세 구조일 경우 직선성이 우수한 양자세선을 재현성 있게 제조하는 것이 쉽지 않았고, 또한 기존의 양자세선 구조에서는 주로 정전기장을 이용하여 전자를 1 차원 구조로 구속하여 전자 이동에 관한 양자 현상을 연구해 왔으나 정전기장에 의한 전자 구속은 전자가 점유할 수 있는 에너지 준위의 간격이 좁아서 양자 현상을 관측하기 위해 극저온에서 측정이 요구되었다.
본 발명은 SIMOX 기판의 실리콘층 상부의 선택된 영역에 실리콘질화층을 형성하여 상기 실리콘층의 측면으로 제 2 실리콘산화층 성장시 실리콘 양자세선의 산화 확산을 막고 실리콘층의 측면으로 제 2 실리콘산화층을 성장시켜 양자세선의 폭을 조절하므로써 두께와 폭이 작은 양자세선을 재현성있게 제조할 수 있어 높은 온도에서도 양자 현상 관측이 가능하다.
Description
본 발명은 실리콘 양자세선(quantum wire) 제조 방법에 관한 것으로, 특히 실리콘산화층과 실리콘질화층으로 둘러싸인 실리콘 양자세선 제조 방법에 관한 것이다.
기존의 전자빔 리소그라피 방법에 의해 제조된 양자세선은 선폭이 수십 ㎚ 이하의 초미세 구조일 경우 직선성이 우수한 양자세선을 재현성 있게 제조하는 것이 쉽지 않았다. 또한 기존의 양자세선 구조에서는 주로 정전기장을 이용하여 전자를 1 차원 구조로 구속하여 전자 이동에 관한 양자 현상을 연구해 왔다. 그러나 정전기장에 의한 전자 구속은 전자가 점유할 수 있는 에너지 준위의 간격이 좁아서 양자 현상을 관측하기 위해 극저온에서 측정이 요구되었다.
따라서 본 발명은 전자빔 리소그라피가 재형성이 있고 직선성이 우수하며 높은 온도에서도 양자 현상의 관측이 가능한 실리콘 양자세선 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 실리콘 기판, 제 1 실리콘산화층 및 실리콘층의 적층 구조인 시목스(SIMOX) 기판 상부에 실리콘질화층을 형성하는 단계와, 상기 실리콘질화층의 선택된 영역을 제거한 후 잔류된 실리콘질화층을 차단막으로 상기 실리콘층의 일부를 제거하는 단계와, 상기 실리콘층 측면에 제 2 실리콘산화층을 성장시키는 단계로 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(g)는 본 발명에 따른 실리콘 양자세선의 제조 방법을 설명하기 위한 단면도.
도면의 주요 부분에 대한 부호 설명
1 : 실리콘 기판 2 : 제 1 실리콘산화층
3 : 실리콘층 4 : 실리콘질화층
5 : PMMA 6 : 제 2 실리콘산화층
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(g)는 본 발명에 따른 실리콘 양자세선 제조 방법을 설명하기 위한 단면도이다.
도 1(a)는 본 발명에 사용된 산소 주입에 의해 분리된 기판, 즉 시목스(Seperation by IMplanted OXygen: 이하 SIMOX라 함) 기판의 단면도로서, 실리콘 기판(1), 수백 ㎚ 두께의 제 1 실리콘산화(SiO2)층(2) 및 수십 ㎚ 두께의 실리콘(Si)층(3)의 적층 구조로 이루어져 있다. 본 발명에서 실리콘층(3)은 양자세선으로 작용하고, 제 1 실리콘산화층(2)은 실리콘 기판(1)과 실리콘층(3)을 분리한다.
도 1(b)는 SIMOX 기판의 실리콘층(3) 상부에 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition: 이하 LPCVD라 함) 방법으로 수십 ㎚ 두께의 실리콘질화(Si3N4)층(4)을 성장한 상태의 단면도이다. 이 실리콘질화층(4)은 양자세선을 형성하기 위한 후속 공정으로 실리콘층(3)의 양측면에 제 2 실리콘산화층(6)을 성장할 때 산소가 확산되는 것을 막아주는 역할을 하며, 본 발명의 핵심이 되는 것이다.
도 1(c)는 실리콘질화층(4) 상부에 레지스트인 폴리메틸메타크릴레이트(Polymethylmethacrylate: 이하 PMMA라 함)층(5)을 증착한 후 전자빔 리소그리피 공정을 이용하여 수백 ㎚ 폭의 PMMA층(5)을 형성한 단면도이다.
도 1(d)는 PMMA층(5)을 차단막으로 사용한 반응성 이온 식각 공정에 의해 실리콘질화층(4)을 제거한 단면도로서, 이렇게하여 양자세선의 폭을 설정할 수 있다.
도 1(e)는 PMMA층(5)을 제거한 후 실리콘질화층(4)을 차단막으로 이용한 식각 공정으로 양자세선을 형성할 실리콘층(3)을 수직 방향으로 제거한 단면도이다. 이때 SIMOX 기판의 제 1 실리콘산화층(2)은 수직 방향의 실리콘층(3) 제거에 대한 차단막 역할을 한다.
도 1(f)는 실리콘층(3)의 측면에 제 2 실리콘산화층(6)을 열적 산화방법으로 성장한 단면도이다. 이때 실리콘질화층(4)은 산소가 확산되는 것을 막아서 제 2 실리콘산화층(6)의 성장을 억제하여 양자세선의 두께를 일정하게 해 준다. 여기서, 열적 산화의 온도와 시간을 조절하여 측면의 제 2 실리콘산화층(6)의 폭을 증가시켜 양자세선 폭을 수십 ㎚까지 조절 할 수 있다.
본 발명은 두께와 폭이 수십 ㎚의 양자세선을 재현성 있게 제조할 수 있으므로 높은 온도에서도 양자 현상 관측이 가능하다. 또한 양자세선의 단면을 정사각형 또는 직사각형으로 제조할 수 있으므로 전자의 1 차원적 구속에 의한 양자 현상의 규명을 용이하게 할 수 있어 양자세선 구조에 따른 양자 현상의 상관 관계를 체계적으로 연구할 수 있다. 따라서 상온에서 동작하는 고집적 다기능성의 양자 효과 소자를 구현할 수 있다.
Claims (3)
- 실리콘 기판, 제 1 실리콘산화층 및 실리콘층이 적층된 시목스 기판 상부에 실리콘질화층을 형성하는 단계와,상기 실리콘질화층의 선택된 영역을 제거한 후 잔류된 실리콘질화층을 차단막으로 상기 실리콘층의 일부를 제거하는 단계와,상기 실리콘층 측면에 제 2 실리콘산화층을 성장시키는 단계로 이루어진 것을 특징으로 하는 실리콘 양자세선 제조 방법.
- 제 1 항에 있어서, 상기 실리콘질화막의 선택된 영역은 전자빔 리소그라피 방법으로 패터닝된 폴리메틸메타크릴레이트를 차단막으로 사용한 식각 공정으로 제거하는 것을 특징으로 하는 실리콘 양자세선 제조 방법.
- 제 1 항에 있어서, 상기 제 2 실리콘산화층은 열적 산화 방법으로 성장시키는 것을 특징으로 하는 실리콘 양자세선 제조 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970047170A KR100250460B1 (ko) | 1997-09-12 | 1997-09-12 | 실리콘 양자세선 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970047170A KR100250460B1 (ko) | 1997-09-12 | 1997-09-12 | 실리콘 양자세선 제조 방법 |
Publications (2)
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---|---|
KR19990025505A true KR19990025505A (ko) | 1999-04-06 |
KR100250460B1 KR100250460B1 (ko) | 2000-04-01 |
Family
ID=19521253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
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