KR19990023657A

KR19990023657A - 이중평형변조기 및 4상 이상변조기

Info

Publication number: KR19990023657A
Application number: KR1019980033399A
Authority: KR
Inventors: 가즈하루 아오키
Original assignee: 가타오카 마사타카; 알프스 덴키 가부시키가이샤
Priority date: 1997-08-19
Filing date: 1998-08-18
Publication date: 1999-03-25
Also published as: EP0903846B1; JP3506587B2; CN1209010A; DE69802158D1; DE69802158T2; CN1130887C; JPH1168864A; US6114921A; EP0903846A2; EP0903846A3

Abstract

본 발명은, 전단에 접속되는 완충증폭기 등에 의하여 바이어스전압의 차가 생기지 않도록 하여, 반송파가 누설되지 않는 이중평형변조기를 실현한다.

본 발명에 있어서는, 입력단자(2, 3)와, 이 입력단자(2, 3)에 입력된 평형신호를 증폭하는 한 쌍의 전치증폭기(4)와, 평형반송파신호가 입력됨과 동시에 한 쌍의 전치증폭기(4)에서 증폭된 평형신호를 다시 증폭하는 이중평형차동증폭기(23)로 이루어지고, 제 1 트랜지스터(7)의 베이스와 입력단자(2, 3)의 한쪽 사이 및 제 2 트랜지스터(8)의 베이스와 입력단자(2, 3)의 다른쪽 사이에 각각 콘덴서(12)를 직렬로 접속하였다.

Description

이중평형변조기 및 4상이상변조기

본 발명은, 이중평형변조기 및 그 이중평형변조기를 사용한 4상이상(移相)변조기에 관한 것이다.

디지털통신의 분야에서 사용되고 있는 종래의 4상이상변조기(QPSK)를 도 4를 참조하여 설명한다.

4상이상변조기는, 제 1 이중평형변조기(101)와 제 2 이중변조기(131)로 구성되어 있고, 제 1 이중평형변조기(101)는, 제 1 입력단자쌍(102, 103)에 입력된 제 1 평형신호를 증폭하는 제 1의 한 쌍의 전치(前置)증폭기(104)와, 이 제 1의 한 쌍의 전치증폭기(104)로 증폭한 신호를 다시 증폭하는 제 1 및 제 2 차동증폭기(105, 106)로 구성되어 있다.

마찬가지로, 제 2 이중평형변조기(131)는, 제 2 입력단자쌍(132, 133)에 입력된 제 2 평형신호를 증폭하는 제 2의 한 쌍의 전치증폭기(134)와, 이 제 2의 한 쌍의 전치증폭기(134)에서 증폭한 신호를 다시 증폭하는 제 3 및 제 4 차동증폭기(135, 136)로 구성되어 있다.

제 1 이중평형변조기(101)에 있어서의 제 1의 한 쌍의 전치증폭기(104)는, 제 1 및 제 2 트랜지스터(107, 108)를 가지고, 이들 트랜지스터(107, 108)의 에미터에는 각각 정전류원(109, 110)이 설치되어 있다. 그리고, 한쪽의 입력단자(102)와 제 1 트랜지스터(107)의 베이스가 접속되고, 다른쪽의 입력단자(103)와 제 2 트랜지스터(108)의 베이스가 접속되어 있다.

제 1 차동증폭기(105)는, 서로 에미터끼리가 접속된 제 3 및 제 4 트랜지스터(116, 117)로 구성되고, 그들 에미터가 제 1 트랜지스터(107)의 콜렉터에 접속되어 있다. 또, 제 2 차동증폭기(106)도, 서로 에미터끼리가 접속된 제 5 및 제 6 트랜지스터(118, 119)로 구성되고, 그들 에미터가 제 2 트랜지스터(108)의 콜렉터에 접속되어 있다. 그리고, 제 3 트랜지스터(116)의 베이스와 제 6 트랜지스터 (119)의 베이스가 서로 접속되고, 또, 제 4 트랜지스터(117)의 베이스와 제 5 트랜지스터(118)의 베이스가 서로 접속되고, 그들 베이스 사이에 제 1 평형반송파신호가 입력되도록 되어 있다.

제 1 차동증폭기(105)의 출력과 제 2 차동증폭기(106)의 출력은 제 1 가산기(120)에 입력되나, 이 제 1 가산기(120)는, 제 1 차동증폭기(105)를 구성하는 한쪽의 제 3 트랜지스터(116)의 콜렉터와 제 2 차동증폭기(106)을 구성하는 한쪽의 제 5 트랜지스터(118)의 콜렉터에 공통하는 제 1 부하저항(121)과, 제 1 차동증폭기(105)를 구성하는 다른쪽의 제 4 트랜지스터(117)의 콜렉터와 제 2 차동증폭기(106)를 구성하는 다른쪽의 제 6 트랜지스터(119)의 콜렉터에 공통하는 제 2 부하저항(122)을 가지고 있다. 따라서, 제 1 차동증폭기(105)와, 제 2 차동증폭기(106)와, 제 1 가산기(120)에 의하여 제 1 이중평형차동증폭기(123)가 구성되고, 서로 접속된 제 3 트랜지스터(116)의 콜렉터 및 제 5 트랜지스터(118)의 콜렉터와, 제 4 트랜지스터(117)의 콜렉터 및 제 6 트랜지스터(119)의 콜렉터 사이에 변조된 신호(제 1 피변조신호)가 발생한다.

한편, 제 2 이중평형변조기(131)에 있어서의 제 2의 한 쌍의 전치증폭기(134)는, 제 7 및 제 8 트랜지스터(137, 138)를 가지고, 이들 트랜지스터(137, 138)의 에미터에는 각각 정전류원(139, 140)이 설치되어 있다. 그리고, 한쪽의 입력단자(132)와 제 7 트랜지스터(137)의 베이스 사이 및 다른쪽의 입력단자(133)와 제 8 트랜지스터(138)의 베이스가 접속되어 있다.

제 3 차동증폭기(135)는, 서로 에미터끼리가 접속된 제 9 및 제 10 트랜지스터(146, 147)로 구성되고, 그들의 에미터가 제 7 트랜지스터(137)의 콜렉터에 접속되어 있다. 또, 제 4 차동증폭기(136)도, 서로 에미터끼리가 접속된 제 11 및 제 12 트랜지스터(148, 149)로 구성되고, 그들의 에미터가 제 8 트랜지스터(138)의 콜렉터에 접속되어 있다. 그리고, 제 9 트랜지스터(146)의 베이스와 제 12 트랜지스터(149)의 베이스가 서로 접속되고, 또, 제 10 트랜지스터(147)의 베이스와 제 11 트랜지스터(148)의 베이스가 서로 접속되고, 그들 베이스 사이에는 제 1 평형반송파신호와는 90도 이상(移相)인 다른 제 2 평형반송파신호가 입력되게 되어 있다.

제 3 차동증폭기(135)의 출력과 제 4 차동증폭기(136)의 출력은 제 2 가산기(150)에 입력되나, 이 제 2 가산기(150)는, 제 3 차동증폭기(135)를 구성하는 한쪽의 제 9 트랜지스터(146)의 콜렉터와 제 4 차동증폭기(136)를 구성하는 한쪽의 제 11 트랜지스터(148)의 콜렉터에 공통하는 제 3 부하저항(151)과, 제 3 차동증폭기(135)를 구성하는 다른쪽의 제 10 트랜지스터(147)의 콜렉터와 제 4 차동증폭기(136)을 구성하는 다른쪽의 제 12 트랜지스터(149)의 콜렉터에 공통하는 제 4 부하저항(152)을 가지고 있다. 따라서, 제 3 차동증폭기(103)와, 제 4 차동증폭기(136)와, 제 2 가산기(150)에 의하여 제 2 이중평형차동증폭기(153)가 구성되고, 서로 접속된 제 9 트랜지스터(146)의 콜렉터 및 제 11 트랜지스터(148)의 콜렉터와, 제 10 트랜지스터(147)의 콜렉터 및 제 12 트랜지스터(149)의 콜렉터 사이에 변조된 신호(제 2 피변조신호)가 발생한다.

여기서, 제 1 이중평형차동증폭기(123)에 입력되는 제 1 평형반송파신호와 제 2 이중평형차동증폭기(153)에 입력되는 제 2 평형반송파신호는, 도시생략한 반송파발진기로부터의 평형반송파신호(CW)를 이상기(154)에 의하여 생성된다.

그리고, 제 1 피변조신호와 제 2 피변조신호가 합성되어 이 4상이상변조기의 출력피변조신호로서 인출되게 되어 있다.

그런데, 종래의 4상이상변조기는, 제 1의 한 쌍의 전치증폭기(104)를 구성하고 있는 제 1 트랜지스터(107)의 베이스와 제 2 트랜지스터(108)의 트랜지스터의 베이스가, 각각 제 1 입력단자쌍(102, 103)에 직결되어 있기 때문에, 제 1 입력단자쌍(102, 103)에 제 1 평형신호를 입력하는 전단(前段)의 완충증폭기가 이 입력단자쌍(102, 103)에 직결되면, 제 1 트랜지스터(107) 및 제 2 트랜지스터(108)의 베이스전압은 완충증폭기의 바이어스전류에 의존하게 된다. 따라서, 이 바이어스전류가 평형상태가 되어 있지 않으면 제 1 트랜지스터(7)의 베이스전압과 제 2 트랜지스터(8)의 베이스전압에 차가 생겨 제 1 이중평형변조기(101)의 평형이 무너진다. 그 때문에, 제 1 가산기(120)로부터는 제 1 평형반송파신호가 누설되고, 그것이 후단(後段)에 접속되는 회로에 입력되어 방해신호를 발생시키게 된다.

마찬가지로, 제 2의 한 쌍의 전치증폭기(134)를 구성하고 있는 제 7 트랜지스터(137)의 베이스와 제 8 트랜지스터(138)의 트랜지스터의 베이스가, 각각 제 2 입력단자쌍(132, 133)에 직결되어 있으므로, 제 2 입력단자쌍(132, 133)에 제 1 평형신호를 입력하는 전단의 완충증폭기가 이 입력단자쌍(132, 133)에 직결되면, 제 7 트랜지스터(137) 및 제 8 트랜지스터(138)의 베이스전압은 완충증폭기의 바이어스전류에 의존하게 된다. 따라서, 이 바이어스전류가 평형상태가 되어 있지 않으면 제 7 트랜지스터(137)의 베이스전압과 제 8 트랜지스터(138)의 베이스전압에 차가 생겨 제 2 이중평형변조기(131)의 평형이 무너진다. 그 때문에, 제 2 가산기(150)로부터는 제 2 평형반송파신호가 누설되고, 그것이 후단에 접속되는 회로에 입력되어 방해신호를 발생시키게 된다.

또, 종래의 4상이상변조기에서는 제 1 이중평형변조기(101)와 제 2 이중평형변조기(131)의 평형상태가 무너지면 평형반송파 누설이 증대한다는 문제가 생긴다.

그러므로, 본 발명의 이중평형변조기는, 이와 같은 바이어스전압의 차를 생기지 않게 하고, 반송파가 누설되지 않도록 한다. 또, 본 발명의 4상이상변조기는 두 개의 이중변조기 사이를 평형상태로 함으로써 평형반송파 누설을 저감하고자 하는 것이다.

도 1은 본 발명의 이중변조기 및 4상이상변조기를 설명하는 회로도,

도 2는 본 발명의 4상이상변조기를 사용한 디지털 통신기의 송신회로도,

도 3은 본 발명의 디지털 통신기에 사용되고 있는 완충증폭기의 회로도,

도 4는 종래의 4상이상변조기의 회로도.

도면의 주요 부분에 대한 부호의 설명

1 : 제 1 이중평형변조기 2, 3 : 제 1 입력단자쌍

4 : 제 1의 한 쌍의 전치증폭기 5 : 제 1 차동증폭기

6 : 제 2 차동증폭기 7 : 제 1 트랜지스터

8 : 제 2 트랜지스터 9, 10, 39, 40 : 정전류원

11 : 제 1 저항 12 : 제 1 직류저지 콘덴서

14 : 바이어스전원 15 : 제 2 저항

16 : 제 3 트랜지스터 17 : 제 4 트랜지스터

18 : 제 5 트랜지스터 19 : 제 6 트랜지스터

20 : 제 1 가산기 21 : 제 1 부하저항

22 : 제 2 부하저항 23 : 제 1 이중평형차동증폭기

31 : 제 2 이중평형변조기 32, 33 : 제 2 입력단자쌍

34 : 제 2의 한 쌍의 전치증폭기 35 : 제 3 차동증폭기

36 : 제 4 차동증폭기 37 : 제 7 트랜지스터

38 : 제 8 트랜지스터 41 : 제 3 저항

42 : 제 2 직류저지 콘덴서 44 : 가변저항기

45 : 제 4 저항 46 : 제 9 트랜지스터

47 : 제 10 트랜지스터 48 : 제 11 트랜지스터

49 : 제 12 트랜지스터 50 : 제 2 가산기

51 : 제 3 부하저항 52 : 제 4 부하저항

53 : 제 2 이중평형차동증폭기

상기의 과제를 해결하기 위하여, 본 발명의 이중평형변조기는, 평형신호가 입력되는 한 쌍의 입력단자와, 그들 각 입력단자에 개별로 접속된 한 쌍의 트랜지스터를 가지고, 평형신호를 그들 트랜지스터에 의하여 개별로 증폭하는 한 쌍의 전치증폭기와, 각 에미터가 전치증폭기의 한쪽의 트랜지스터의 콜렉터에 접속된 제 3 및 제 4 트랜지스터와, 각 에미터가 전치증폭기의 다른쪽의 트랜지스터의 콜렉터에 접속된 제 5 및 제 6 트랜지스터를 가지며, 평형반송파가 제 3 및 제 6 트랜지스터의 각 베이스의 접속점과, 제 4 및 제 5 트랜지스터의 각 베이스의 접속점 사이에 입력되는 이중평형차동증폭기로 이루어지고, 전치증폭기의 각 트랜지스터의 베이스가, 개별의 캐패시터로 상기 각 입력단자에 개별로 접속되어 있음과 동시에, 개별의 저항기로 하나의 바이어스전원에 공통으로 접속되어 있다.

또, 본 발명에 있어서의 이중평형변조기는, 개별의 제 2 저항기가 상기 각 캐패시터 각각에 직렬 접속되어 있다.

그리고, 본 발명의 4상이상변조기는, 상기의 이중평형변조기 2개로 이루어지고, 각 이중평형변조기에 있어서의 상기 바이어스전원은, 각 이중평형변조기에 공통의 1개의 바이어스전원이다.

또, 본 발명의 4상이상변조기는, 가변저항기가, 한쪽의 상기 이중평형변조기에 있어서의 상기 각 프리앰프를 구성하는 한 쌍의 트랜지스터의 베이스 사이에 접속되어 있다.

맨 처음으로, 본 발명의 4상이상변조기와 이 4상이상변조기를 구성하는 본 발명의 이중평형변조기에 대하여 도 1을 참조하여 설명한다. 도 1에 있어서, 4상이상변조기는, 제 1 이중평형변조기(1)와 제 2 이중변조기(31)로 구성되어 있고, 이중평형변조기(1)는, 제 1 입력단자쌍(2, 3)에 입력된 제 1 평형신호를 증폭하는 제 1의 한 쌍의 전치증폭기(4)와, 한 쌍의 전치증폭기(4)에서 증폭한 신호를 다시 증폭하는 제 1 및 제 2 차동증폭기(5, 6)로 구성되어 있다.

마찬가지로, 이중평형변조기(31)는, 제 2 입력단자쌍(32, 33)에 입력된 제 2 평형신호를 증폭하는 제 2의 한 쌍의 전치증폭기(34)와, 한 쌍의 전치증폭기(34)에서 증폭한 신호를 다시 증폭하는 제 3 및 제 4 차동증폭기(35, 36)로 구성되어 있다.

이중평형변조기(1)에 있어서의 한 쌍의 전치증폭기(4)는, 제 1 및 제 2 트랜지스터(7, 8)를 가지고, 이들 트랜지스터(7, 8)의 에미터에는 각각 정전류원(9, 10)이 설치되어 있다. 그리고, 입력단자(2)와 트랜지스터(7)의 베이스 사이 및 입력단자(3)와 트랜지스터(8)의 베이스 사이에는 각각 제 1 저항(11)과 제 1 직류저지 콘덴서(12)가 직렬 접속되어 있다. 또, 트랜지스터(7)의 베이스와 트랜지스터(8)의 베이스에는 바이어스전원(14)으로부터의 직류전압이 제 2 저항(15)을 거쳐 인가되고 있다.

제 1 차동증폭기(5)는, 서로 에미터끼리가 접속된 제 3 및 제 4 트랜지스터(16, 17)로 구성되고, 그들 에미터가 트랜지스터(7)의 콜렉터에 접속되고, 또, 차동증폭기(6)도, 서로 에미터끼리가 접속된 제 5 및 제 6 트랜지스터(18, 19)로 구성되고, 그들 에미터가 트랜지스터(8)의 콜렉터에 접속되어, 한 쌍의 전치증폭기(4)에서 증폭된 제 1 평형신호가 이들 에미터 사이에 입력되도록 되어 있다. 그리고, 트랜지스터(16)의 베이스와 트랜지스터(19)의 베이스가 서로 접속되고, 또, 트랜지스터(17)의 베이스와 트랜지스터(18)의 베이스가 서로 접속되고, 그들 베이스 사이에 제 1 평형반송파신호(CWI)가 입력되도록 되어 있다.

차동증폭기(5)의 출력과 차동증폭기(6)의 출력은 제 1 가산기(20)에 입력되나, 이 가산기(20)는, 차동증폭기(5)를 구성하는 트랜지스터(16)의 콜렉터와 차동증폭기(6)를 구성하는 트랜지스터(18)의 콜렉터에 공통하는 제 1 부하저항(21)과, 차동증폭기(5)를 구성하는 트랜지스터(17)의 콜렉터와 차동증폭기(6)를 구성하는 트랜지스터(19)의 콜렉터에 공통하는 제 2 부하저항(22)을 가지고 있다. 따라서, 차동증폭기(5)와, 차동증폭기(6)와, 가산기(20)에 의하여 제 1 이중평형차동증폭기(23)가 구성되어 있고, 서로 접속된 트랜지스터(16)의 콜렉터 및 트랜지스터(18)의 콜렉터와, 트랜지스터(17)의 콜렉터 및 트랜지스터(19)의 콜렉터 사이에 제 1 피변조신호가 발생한다.

한편, 이중평형변조기(31)에 있어서의 한 쌍의 전치증폭기(34)는, 제 7 및 제 8 트랜지스터(37, 38)를 가지고, 이들 트랜지스터(37, 38)의 에미터에는 각각 정전류원(39, 40)이 설치되어 있다. 그리고, 입력단자(32)와 트랜지스터(37)의 베이스 사이 및 입력단자(33)와 트랜지스터(38)의 베이스 사이에는 각각 제 3 저항(41)과 제 2 직류저지 콘덴서(42)가 직렬 접속되어 있다. 또, 트랜지스터(37)의 베이스와 트랜지스터(38)의 베이스 사이에는 가변저항기(44)가 접속되고, 또한 트랜지스터(37)의 베이스와 트랜지스터(38)의 베이스에는 바이어스전원(14)으로부터의 직류전압이 제 4 저항(45)을 거쳐 인가되어 있다. 이 저항(45)의 값은 저항(15)의 값보다 크게 설정되어 있다. 또한, 가변저항기(44)의 최대저항치는, 트랜지스터(37)의 베이스와 트랜지스터(38)의 베이스 사이에 직렬 접속된 두개의 저항(45)과 이 가변저항기(44)의 최대저항치의 병렬저항치가 트랜지스터(7)의 베이스와 트랜지스터(8)의 베이스 사이에 직렬 접속된 두개의 저항(15)보다 커지도록 설정되어 있다.

그리고, 가변저항기(44)의 저항치를 변화시킴으로써 트랜지스터(37)의 베이스와 트랜지스터(38)의 베이스 사이의 임피던스를 조정하여 트랜지스터(37)의 베이스와 트랜지스터(38)의 베이스 사이에 입력되는 제 2 평형신호의 레벨을 트랜지스터(7)의 베이스와 트랜지스터(8)의 베이스 사이에 입력되는 제 1 평형신호의 레벨과 같게 할 수 있어, 그 결과 이중평형변조기(1)와 이중평형변조기(31)를 평형시킬 수 있다.

차동증폭기(35)는, 서로 에미터끼리가 접속된 제 9 및 제 10 트랜지스터(46, 47)로 구성되고, 그들 에미터가 트랜지스터(37)의 콜렉터에 접속되고, 또, 차동증폭기(36)도, 서로 에미터끼리가 접속된 제 11 및 제 12 트랜지스터(48, 49)로 구성되고, 그들 에미터가 트랜지스터(38)의 콜렉터에 접속되어, 한 쌍의 전치증폭기(34)에서 증폭된 제 2 평형신호가 이들 에미터 사이에 입력되게 되어 있다. 그리고, 트랜지스터(46)의 베이스와 트랜지스터(49)의 베이스가 서로 접속되고, 또, 트랜지스터(47)의 베이스와 트랜지스터(48)의 베이스가 서로 접속되고, 그들 베이스 사이에는 제 1 평형반송파신호(CWI)와는 90도 이상(移相)인 다른 제 2 평형반송파신호(CWQ)가 입력되게 되어 있다.

차동증폭기(35)의 출력과 차동증폭기(36)의 출력은 제 2 가산기(50)에 입력되나, 이 가산기(50)는, 차동증폭기(35)를 구성하는 트랜지스터(46)의 콜렉터와 차동증폭기(36)를 구성하는 트랜지스터(48)의 콜렉터에 공통하는 제 3 부하저항(51)과, 차동증폭기(35)를 구성하는 트랜지스터(47)의 콜렉터와 차동증폭기(36)를 구성하는 트랜지스터(49)의 콜렉터에 공통하는 제 4 부하저항(52)을 가지고 있다. 따라서, 차동증폭기(35)와, 차동증폭기(36)와, 가산기(50)에 의하여 제 2 이중평형차동증폭기(53)가 구성되고, 서로 접속된 트랜지스터(46)의 콜렉터 및 트랜지스터(48)의 콜렉터와, 트랜지스터(47)의 콜렉터 및 트랜지스터(49)의 콜렉터 사이에 제 2 피변조신호가 발생한다.

여기서, 이중평형차동증폭기(23)에 입력되는 제 1 평형반송파신호(CWI)와 이중평형차동증폭기(53)에 입력되는 제 2 평형반송파신호(CWQ)는, 후술하는 반송파발진기(66)(도 2, 도 3 참조)로부터의 평형반송파신호(CW)를 이상기(54)에 의하여 생성된다.

이상과 같이, 본 발명의 4상이상변조기를 구성하는 두 개의 이중평형변조기(1, 31)는, 입력단자쌍(2, 3)과 한 쌍의 전치증폭기(4)를 구성하는 트랜지스터(7, 8)의 베이스 사이를 저항(11)으로 접속하고, 또, 입력단자쌍(32, 33)과 한 쌍의 전치증폭기(34)를 구성하는 트랜지스터(37, 38)의 베이스 사이를 저항(41)으로 접속하고 있으므로, 이중평형변조기(1)에 있어서는, 입력단자쌍(2, 3)에 제 1 평형신호를 보내는 전단의 한 쌍의 완충증폭기(도 2, 도 3의 65I 참조)가 입력단자쌍(2, 3)에 직결되어, 한 쌍의 완충증폭기(65I)로부터 트랜지스터(7)의 베이스와 트랜지스터(8)의 베이스에 다른 바이어스전류가 가해지게 되었을 경우라도, 저항(11)에 의하여 이들의 베이스에 흐르는 바이어스전류의 차는 적어진다. 따라서, 이 이중평형변조기(1)의 평형도가 향상하고, 이중평형차동증폭기(23)로부터 누설하는 제 1 평형반송파신호가 적어진다.

마찬가지로, 이중평형변조기(31)에 있어서도, 입력단자쌍(32, 33)에 제 2 평형신호를 보내는 전단의 한 쌍의 완충증폭기(65Q)(도 2, 도 3 참조)가 입력단자쌍(32, 33)에 직결되어, 한 쌍의 완충증폭기(65Q)로부터 트랜지스터(37)의 베이스와 트랜지스터(38)의 베이스에 다른 바이어스전류가 가해지게 되었을 경우라도, 저항(41)에 의하여 이들의 베이스에 흐르는 바이어스전류의 차는 적어진다. 따라서, 이중평형변조기(31)의 평형도가 향상하여, 이중평형차동증폭기(53)로부터 누설하는 제 2 평형반송파신호가 적어진다.

또, 본 발명의 이중평형변조기(1, 31)는, 한 쌍의 전치증폭기(4)를 구성하는 트랜지스터(7, 8)의 베이스에 공통바이어스전원(14)으로부터 동일한 값의 저항(15)을 거쳐 직류바이어스전압을 인가하고 있으므로, 트랜지스터(7, 8)의 베이스를 거의 동일한 전압으로 할 수 있다. 그리고 마찬가지로, 한 쌍의 전치증폭기(34)를 구성하는 트랜지스터(37, 38)의 베이스에도 공통바이어스전원(14)으로부터 동일한 값의 저항(45)을 거쳐 직류바이어스전압을 인가하고 있으므로, 트랜지스터(37, 38)의 베이스를 대략 동일한 전압으로 할 수 있다.

그리고, 본 발명의 4상이상변조기는, 이상에 설명한 두 개의 이중평형변조기(1, 31)에 의하여 구성되어 있으므로, 이들 이중평형변조기(1, 31)가 가지는 효과를 그대로 가지고 있다. 그리고, 본 발명의 4상이상변조기는, 이중평형변조기(31)에 있어서의 한 쌍의 전치증폭기(34)를 구성하는 트랜지스터(37, 38)의 베이스 사이에 가변저항기(44)를 설치하고 있으므로, 이 가변저항기(44)의 저항치를 변화시킴으로써 이중평형변조기(1)와 이중평형변조기(31) 사이의 바이어스전류의 평형도도 향상시킬 수 있다.

다음에, 본 발명의 4상이상변조기를 사용한 디지털 통신기, 예를 들어, CDMA(부호분할다중접속)방식의 셀룰러전화 시스템의 송신기에 대하여 도 2를 참조하여 설명한다. 먼저, 마이크(61)로부터의 음성신호가 부호화회로(62)에 입력되고, 부호화회로(62)로부터는 서로 직교배열의 관계로 된, 예를 들어 4비트로 이루어지는 디지탈의 I신호와 Q신호가 된다. I신호 및 Q신호는, 도 1의 이중평형변조기(1) 및 이중평형변조기(31)에 각각 입력되는 제 1 평형신호 및 제 2 평형신호가 되는 것이다. I신호는, 다음의 제 1 D/A 컨버터(디지털/아날로그 변환기)(63I)에서 아날로그의 I신호로 변환되고, 제 1 LPF(저대역 통과 필터)(64I)를 거쳐 제 1 완충증폭기(65I)에 입력된다.

마찬가지로, 디지털의 Q신호도 제 2 D/A 컨버터(63Q)에서 아날로그의 Q신호로 변환된 후 제 2 LPF(64Q)를 거쳐 제 2 완충증폭기(65Q)에 입력된다. 여기서, D/A 컨버터(63I, 63Q), LPF(64I, 64Q), 완충증폭기(65I, 65Q)는, 베이스 밴드 신호를 처리하는 부분이고, 일반적으로는 집적회로화되어 있다. 그리고, 아날로그의 I신호 및 Q신호는, 각각 완충증폭기(65I, 65Q)에 의해 증폭된 후에 각각 이중평형변조기(1, 31)에 입력된다. 이중평형변조기(1, 31)에는, 반송파발진기(66)로부터의 대략 130MHz의 반송파신호를 위상기(54)에 의하여 서로 90도의 위상차가 되는 반송파(CWI, CWQ)가 입력되어 있고, 반송파(CWI, CWQ)를 I신호, Q신호에 의하여 디지털 위상변조하도록 되어 있다. 따라서, 이중평형변조기(1, 31)는, 4상이상변조기를 구성하고 있다. 또한, D/A 컨버터(63I, 63Q)로부터 이중평형변조기(1, 31)까지는 평형회로로 구성되어 있다.

그리고, 이중평형변조기(1)의 출력과 이중평형변조기(31)의 출력이 합성회로(67)에서 합성되고, 가변이득증폭기(68)를 거쳐 혼합기(69)에 입력하고, 여기서, 국부발진기(70)로부터의 대략 966MHz의 국부발진신호와 혼합하여 대략 836MHz의 송신신호로서, 전력증폭기(71), 밴드 패스 필터(72)를 거쳐 안테나(73)로부터 송신하도록 하고 있다.

또한, 도 2에 나타낸 합성회로(67)는, 도 1에 있어서의 가산기(20과 50)로 나타낸 것이 아니라, 그들의 출력의 합성(접속)부를 나타낸 것이다.

여기서, 본 발명의 4상이상변조기(1, 31)의 전단에 각각 접속되는 완충증폭기(65I, 65Q)의 구성을 도 3으로 설명한다. 완충증폭기(65I)는 한 쌍의 FET(81, 82)에 의하여 구성되고, 마찬가지로, 완충증폭기(65Q)도 한 쌍의 FET(83, 84)에 의하여 구성되어 있다. 또, 이들 FET(81, 82, 83, 84)의 드레인에는 직류전압(B)이 공급되고, 소스는 각각 정전류원(85, 86, 87, 88)에 접속되어 있다.

그리고, FET(81, 82)의 게이트에는 I신호(제 1 평형신호)가 입력되고, 또, FET(83, 84)의 게이트에는 Q신호(제 2 평형신호)가 입력된다. 그리고, FET(81)의 소스와 FET(82)의 소스 사이로부터 I신호가 평형상태로 출력되어 이중평형변조기(1)의 입력단자쌍(2, 3)에 입력된다. 마찬가지로, FET(83)의 소스와 FET(84)의 소스 사이로부터 Q신호가 평형상태로 출력되어 이중평형변조기(31)의 입력단자쌍(32, 33)에 입력된다. 따라서 입력단자쌍(2, 3)의 한쪽에 입력되는 I신호의 위상과 다른쪽에 입력되는 I신호의 이상과는 서로 역위상의 관계로 되어 있다. 마찬가지로, 입력단자쌍(32, 33)의 한쪽에 입력되는 Q신호의 위상과 다른쪽에 입력되는 Q신호의 이상도 서로 역위상의 관계로 되어 있다.

그리고, FET(81, 82)의 소스가 입력단자쌍(2, 3)에 접속되고, 또 FET(83, 84)의 소스가 입력단자쌍(32, 33)에 접속되더라도 4상이상변조기에는 직류저지 콘덴서(12, 42)가 설치되어 있으므로, FET(81, 82, 83, 84)의 각각의 소스전압이 트랜지스터(7, 8, 37, 38)의 각각의 베이스에 인가되지 않는다. 따라서, 예를 들어 FET(81)의 소스전압과 FET(82)의 소스전압에 차가 있더라도, 트랜지스터(7)의 베이스전압과 트랜지스터(8)의 베이스전압을 동일한 값으로 설정할 수 있다.

이에 의하여, 디지털 통신기의 변조출력에 포함되는 반송파 등의 불필요한 잡음을 저감할 수 있으므로 신호가 청정해져 미세한 파워 제어가 가능하게 되어, 특히 CDMA(부호분할다중접속)방식의 이동전화 시스템에서는 회선의 유지에 효과가 커지게 된다.

이상과 같이, 본 발명의 이중평형변조기 및 4상이상변조기는, 평형신호를 증폭하는 한 쌍의 전치증폭기의 각 트랜지스터의 베이스가, 개별의 캐패시터로 상기 각 입력단자에 개별로 접속되어 있음과 동시에, 개별의 제 1 저항기로 하나의 바이어스전원에 공통으로 접속되어 있다. 따라서, 전치증폭기의 각 트랜지스터의 베이스 바이어스전압은, 캐패시터에 의하여, 전치증폭기의 전단에 설치된 완충증폭기의 바이어스전압에 영향받지 않고, 또, 하나의 바이어스전원으로부터 공통의 전압이 가해지므로, 동일 바이어스전압으로 유지되어, 높은 평형도가 얻어진다. 그 결과, 각 이중평형차동증폭기로부터 누설되는 평형반송파신호의 레벨이 작아진다.

또, 본 발명의 이중평형변조기 및 4상이상변조기는, 개별의 제 2 저항기가 상기 각 캐패시터 각각에 직렬 접속되어 있으므로, 입력단자에 가해진 평형신호는, 제 2 저항기 및 제 1 저항기에 의하여 적당한 전압으로 강하되어 전치증폭기의 각 트랜지스터의 베이스에 가해져, 이중평형변조기에 있어서 왜곡이 발생하지 않는다.

또, 본 발명의 4상이상변조기는, 가변저항기가, 한쪽의 이중평형변조기에 있어서의 각 프리앰프를 구성하는 한 쌍의 트랜지스터의 베이스 사이에 접속되어 있으므로, 2개의 이중평형변조기에 입력되는 두 개의 평형신호간의 레벨을, 가변저항기의 저항치를 조정함으로써 동등하게 할 수 있어, 두 개의 이중평형변조기간의 평형도를 향상시킬 수 있다.

Claims

평형신호가 입력되는 한 쌍의 입력단자와,

그들 각 입력단자에 개별로 접속된 한 쌍의 트랜지스터를 가지고, 상기 평형신호를 그들 트랜지스터에 의하여 개별로 증폭하는 한 쌍의 전치증폭기와,

각 에미터가 상기 전치증폭기의 한쪽의 트랜지스터의 콜렉터에 접속된 제 3 및 제 4 트랜지스터와, 각 에미터가 상기 전치증폭기의 다른쪽의 트랜지스터의 콜렉터에 접속된 제 5 및 제 6 트랜지스터를 가지고, 평형반송파가 제 3 및 제 6 트랜지스터의 각 베이스의 접속점과, 제 4 및 제 5 트랜지스터의 각 베이스의 접속점 사이에 입력되는 이중평형차동증폭기로 이루어지고,

상기 전치증폭기의 각 트랜지스터의 베이스가, 개별의 캐패시터에서 상기 각 입력단자에 개별로 접속되어 있음과 동시에, 개별의 저항기로 하나의 바이어스전원에 공통으로 접속되어 있는 것을 특징으로 하는 이중평형변조기.
제 1 항에 있어서,

개별의 제 2 저항기가 상기한 각 캐패시터 각각에 직렬 접속되어 있는 것을 특징으로 하는 이중평형변조기.
제 1 항에 있어서의 이중평형변조기 2개로 이루어지고, 각 이중평형변조기에 있어서의 상기 바이어스전원은, 각 이중평형변조기에 공통의 1개의 바이어스전원인 것을 특징으로 하는 4상이상변조기.
제 3 항에 있어서,

개별의 제 2 저항기가 상기 캐패시터 각각에 직렬 접속되어 있는 것을 특징으로 하는 4상이상변조기.
제 3 항에 있어서,

가변저항기가 한쪽의 이중평형변조기에 있어서의 각 프리앰프의 한 쌍의 트랜지스터의 베이스 사이에 접속되어 있는 것을 특징으로 하는 4상이상변조기.