KR19990017298A

KR19990017298A - Semiconductor device manufacturing method

Info

Publication number: KR19990017298A
Application number: KR1019970040195A
Authority: KR
Inventors: 윤창준
Original assignee: 구본준; 엘지반도체 주식회사
Priority date: 1997-08-22
Filing date: 1997-08-22
Publication date: 1999-03-15

Abstract

본 발명은 공정을 간략화하고 소자의 신뢰성을 향상시키키 위한 반도체소자 제조방법에 관한 것으로서, 복수개의 배선라인들이 형성된 기판상에 감광성물질을 형성하는 공정과, 접속홀이 형성될 부위에만 남도록 상기 감광성물질을 패터닝하는 공정과, 상기 감광성물질을 포함한 전면에 절연층을 형성한 후 상기 감광성물질의 상부면이 노출되도록 기판의 표면을 평탄화시키는 공정과, 상기 노출된 감광성물질을 제거하여 접속홀을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of fabricating a semiconductor device to simplify the process and improve the reliability of the device. Patterning the material, forming an insulating layer on the front surface including the photosensitive material, and then planarizing the surface of the substrate to expose the upper surface of the photosensitive material, and forming the connection hole by removing the exposed photosensitive material. It is characterized by comprising a step to.

Description

Semiconductor device manufacturing method

본 발명은 반도체소자에 관한 것으로서, 공정을 간략화하고 소자의 신뢰성을 향상시키는데 적당한 반도체소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and to a method of manufacturing a semiconductor device suitable for simplifying a process and improving device reliability.

도 1a 내지 1e는 종래 반도체소자 제조방법을 설명하기 위한 공정단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.

도 1a에 도시한 바와같이 소자(게이트전극 및 소오스/드레인영역)(도면에 도시하지 않음)가 형성된 반도체기판(11)상에 복수개의 배선라인(13)들을 형성한다.As shown in Fig. 1A, a plurality of wiring lines 13 are formed on a semiconductor substrate 11 on which elements (gate electrodes and source / drain regions) (not shown) are formed.

이어, 도 1b에 도시한 바와같이 배선라인(13)을 포함한 기판(11)전면에 절연층(15)을 형성한 후 기판(11)의 단차를 최소화하기 위해 상기 절연층(15)상에 SOG(Spin On Glass)(17)를 도포한다.Subsequently, as shown in FIG. 1B, after the insulating layer 15 is formed on the entire surface of the substrate 11 including the wiring line 13, SOG is formed on the insulating layer 15 to minimize the step difference of the substrate 11. (Spin On Glass) 17 is applied.

그리고 SOG(17)를 에치백(etchback)하여 상기 기판(11)의 표면을 평탄화시킨다.The SOG 17 is etched back to planarize the surface of the substrate 11.

이어, 도 1c에 도시한 바와같이 상기 절연층(15)상에 포토레지스트(19)를 도포한 후 도 1d에 도시한 바와같이 노광 및 현상공정으로 상기 포토레지스트(19)를 패터닝한다.Next, as shown in FIG. 1C, the photoresist 19 is applied onto the insulating layer 15, and then the photoresist 19 is patterned by an exposure and development process as shown in FIG. 1D.

이어서, 도 1e에 도시한 바와같이 상기 패터닝된 포토레지스트(19)를 마스크로 이용한 식각공정으로 상기 절연층(15)을 선택적으로 제거하여 접속홀(21)들을 형성한다.Subsequently, as illustrated in FIG. 1E, the insulating layer 15 is selectively removed by an etching process using the patterned photoresist 19 as a mask to form connection holes 21.

이후, 텅스텐 플러그공정을 실시하게 되면 종래 반도체소자 제조공정이 완료하게 된다.Subsequently, when the tungsten plug process is performed, the conventional semiconductor device manufacturing process is completed.

그러나 상기와 같은 종래 반도체소자 제조방법은 접속홀 형성 후 홀의 내벽에 잔존하는 SOG로 인하여 텅스텐 플러그 공정이 비정상적으로 이루어져 소자의 신뢰성이 저하된다.However, in the conventional semiconductor device manufacturing method as described above, the tungsten plug process is abnormal due to SOG remaining on the inner wall of the hole after the connection hole is formed, thereby reducing the reliability of the device.

또한 포토레지스트를 마스크로 이용하여 절연층을 식각하게 되면 다량의 폴리머가 발생되어 폴리머를 제거하여야 하는 별도의 공정이 필요하게 되어 공정이 복잡해지는 문제점이 있었다.In addition, when the insulating layer is etched by using the photoresist as a mask, a large amount of polymer is generated and a separate process of removing the polymer is required, which causes a complicated process.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 폴리머 제거공정이 필요치 않아 공정이 간략화되며, 소자의 신뢰성을 향상시키는데 적당한 반도체소자 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and the object of the present invention is to provide a method for manufacturing a semiconductor device suitable for improving the reliability of the device since the process is simplified because a polymer removal step is not required.

도 1a 내지 1e는 종래 반도체소자 제조방법을 설명하기 위한 공정단면도1A to 1E are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.

도 2a 내지 2f는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도2A through 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device of the present invention.

＊ 도면의 주요부분에 대한 부호의 설명＊ Explanation of symbols on main parts of drawing

11,31 : 기판 13,33 : 배선라인11,31 board 13,33 wiring line

15,37 : 절연층 17,39 : SOG(Spin On Glass)15,37: Insulation layer 17,39: SOG (Spin On Glass)

19,35 : 포토레지스트 21,41 : 접속홀19,35 photoresist 21,41 connection hole

상기의 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 복수개의 배선라인들이 형성된 기판상에 감광성물질을 형성하는 공정과, 접속홀이 형성될 부위에만 남도록 상기 감광성물질을 패터닝하는 공정과, 상기 감광성물질을 포함한 전면에 절연층을 형성한 후 상기 감광성물질의 상부면이 노출되도록 기판의 표면을 평탄화시키는 공정과, 상기 노출된 감광성물질을 제거하여 접속홀을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.The semiconductor device manufacturing method of the present invention for achieving the above object is a step of forming a photosensitive material on a substrate on which a plurality of wiring lines are formed, a step of patterning the photosensitive material so as to remain only in the portion where the connection hole is to be formed; Forming an insulating layer on the entire surface including the photosensitive material, and then planarizing the surface of the substrate to expose the upper surface of the photosensitive material; and forming a connection hole by removing the exposed photosensitive material. It is done.

이하, 본 발명의 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor device of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 2f는 본 발명의 반도체소자 제조방법을 설명하기 위한 공정단면도이다.2A through 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device of the present invention.

도 2a에 도시한 바와같이 반도체기판(31)상에 복수개의 배선라인(33)들을 형성한다.As shown in FIG. 2A, a plurality of wiring lines 33 are formed on the semiconductor substrate 31.

이후, 도 2b에 도시한 바와같이 상기 배선라인(33)들을 포함한 반도체기판(31)전면에 포토레지스트(35)를 도포한다.Thereafter, as shown in FIG. 2B, the photoresist 35 is coated on the entire surface of the semiconductor substrate 31 including the wiring lines 33.

그리고 노광 및 현상공정을 이용하여 도 2c에 도시한 바와같이 상기 포토레지스트(35)를 패터닝한다.Then, the photoresist 35 is patterned as shown in FIG. 2C using an exposure and development process.

이때 상기 포토레지스트(35)는 각 배선라인(33)의 사이 및 배선라인(33)상측에 남도록 패터닝한다.At this time, the photoresist 35 is patterned so as to remain between the wiring lines 33 and above the wiring lines 33.

이어, 도 2d에 도시한 바와같이 상기 포토레지스트(35)를 포함한 반도체기판(31)전면에 절연층(37)을 형성한다.Next, as shown in FIG. 2D, an insulating layer 37 is formed on the entire surface of the semiconductor substrate 31 including the photoresist 35.

이후, 기판(31)의 평탄화를 위하여 상기 절연층(37)상에 SOG(39)를 도포한다.Thereafter, the SOG 39 is coated on the insulating layer 37 to planarize the substrate 31.

이어, 상기 포토레지스트(35)의 상부가 노출될 때까지 절연층(37) 및 SOG(39)를 에치백하여 도 2e에 도시한 바와같이 상기 기판(31)의 표면을 평탄화시킨다.Next, the insulating layer 37 and the SOG 39 are etched back until the upper portion of the photoresist 35 is exposed to planarize the surface of the substrate 31 as shown in FIG. 2E.

그리고 도 2f에 도시한 바와같이 상기 포토레지스트(35)를 제거하여 접속홀(41)을 형성한다.As shown in FIG. 2F, the photoresist 35 is removed to form the connection hole 41.

이때 배선라인(33)의 상부와 기판(31)의 표면이 노출된다.At this time, the upper portion of the wiring line 33 and the surface of the substrate 31 are exposed.

이후, 도면에는 도시하지 않았지만 접속홀(41)을 플러그로 매립하는 공정을 수행하면 본 발명의 반도체소자 제조공정이 완료된다.Subsequently, although not shown in the drawing, the process of manufacturing the semiconductor device of the present invention is completed when the process of filling the connection hole 41 with a plug is performed.

이상 상술한 바와같이 본 발명의 반도체소자 제조방법은 다음과 같은 효과가 있다.As described above, the semiconductor device manufacturing method of the present invention has the following effects.

접속홀 형성시 홀이 형성될 자리에 포토레지스트로 패턴을 형성한 후 절연층을 형성하고 포토레지스트 패턴만을 선택적으로 제거하면 접속홀 형성 후 홀의 내벽에 존재하는 SOG와같은 물질이 형성되지 않으며, 접속홀을 형성하기 위한 식각공정이 필요치않아 공정을 보다 간략화시킬 수있다.When the connection hole is formed, if a pattern is formed with a photoresist at the place where the hole is to be formed, an insulating layer is formed, and if only the photoresist pattern is selectively removed, no SOG-like material existing in the inner wall of the hole is not formed after the connection hole is formed. The etching process for forming the holes is not necessary, so the process can be simplified.

또한 폴리머가 발생되지 않으므로 별도로 폴리머를 제거하기 위한 공정이 필요치않다.In addition, since no polymer is generated, a separate process for removing the polymer is not necessary.

Claims

Forming a photosensitive material on a substrate on which a plurality of wiring lines are formed;

Patterning the photosensitive material so as to remain only at a portion where a connection hole is to be formed;

Forming an insulating layer on the entire surface including the photosensitive material and then planarizing the surface of the substrate to expose the top surface of the photosensitive material;

And removing the exposed photosensitive material to form a connection hole.

The method of claim 1,

The photosensitive material is a semiconductor device manufacturing method, characterized in that the photoresist.

The method of claim 1,

The step of planarizing the surface of the substrate,

Forming a SOG layer on the insulating layer;

And backing the SOG layer and the insulating layer to planarize the semiconductor device.

The method of claim 1,

The removal of the photosensitive material is a semiconductor device manufacturing method, characterized in that the exposure process.