KR19990012277A

KR19990012277A - 반도체 장치의 자기 정렬 실리사이드막 형성 방법

Info

Publication number: KR19990012277A
Application number: KR1019970035618A
Authority: KR
Inventors: 구자흠
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-07-28
Filing date: 1997-07-28
Publication date: 1999-02-25

Abstract

반도체 장치의 자기 정렬 실리사이드막(self aligned silicide layer) 형성 방법을 개시한다. 본 발명은 반도체 기판 상에 필드 영역(field region) 및 활성 영역(active region)을 설정하고 활성 영역 상에 실리콘(silicon) 도전막 패턴을 형성한다. 이후에, 실리콘 도전막 패턴이 형성된 반도체 기판의 전면을 수소 플라즈마 처리(hydrogen plasma treatment)한다. 다음에, 수소 플라즈마 처리된 반도체 기판 상에 실리콘 도전막 패턴을 뒤덮는 금속막을 형성한다. 이어서, 반도체 기판의 노출되는 활성 영역 및 실리콘 도전막 패턴의 표면과 접촉하는 금속막의 일부를 선택적으로 실리사이드화하여 실리사이드막을 형성한다. 연후에, 금속막의 실리사이드화되지 않고 잔류하는 일부를 제거한다.

Description

반도체 장치의 자기 정렬 실리사이드막 형성 방법

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 자기 정렬 실리사이드막을 형성하는 방법에 관한 것이다.

반도체 장치, 예컨대 로직 장치(logic device)에서 반도체 소자의 동작 속도를 증가시키고, 반도체 장치의 성능을 최적화 하기 위하여, 게이트 영역(gate region), 소오스 영역(source region) 및 드레인 영역(drain region)에서의 기생 저항, 면 저항 및 콘택(contact) 저항을 최소화하는 것이 요구되고 있다. 이와 같은 요구를 충족시키는 방법의 하나로 자기 정렬 실리사이드막(Self Aligned siLICIDE layer) 형성 방법이 제안되고 있다. 상기 자기 정렬 실리사이드막 형성 방법은 반도체 기판 상에 금속막을 증착한 후 열처리하여, 실리콘이 노출되는 부분, 예컨대, 불순물이 도핑(doping)된 실리콘 게이트, 소오스 영역 및 드레인 영역 등에만 실리사이드막을 형성하는 방법을 의미한다.

도 1 및 도 2는 종래의 자기 정렬 실리사이드막 형성 방법의 문제점을 설명하기 위해서 도시한 단면도들이다.

도 1을 참조하면, 먼저, 반도체 기판(10) 상에 필드 영역(field region)과 활성 영역(active region)을 설정한다. 예를 들어 필드 절연막(20)을 형성하여 상기 필드 절연막(20)이 차지하는 반도체 기판(10)의 일부를 필드 영역으로 설정하고 그 외를 활성 영역으로 설정한다. 이후에 상기 활성 영역 상에 불순물이 도핑된 실리콘 도전막 패턴(30)을 형성한다. 이러한 실리콘 도전막 패턴(30)은 셀 트랜지스터(cell transistor)의 게이트로 이용된다. 이때, 상기 실리콘 도전막 패턴(30)이 게이트로 이용될 경우에는 상기 실리콘 도전막 패턴(30)의 하부막으로 게이트 산화막(도시되지 않음)을 먼저 형성한다. 이후에 상기 실리콘 도전막 패턴(30)의 측부에 스페이서(35)를 형성한다. 상기 실리콘 도전막 패턴(30)이 게이트로 이용될 경우에는 상기 스페이서(35)를 마스크(mask)로 노출되는 반도체 기판(10)의 활성 영역에 이온 주입(implantation) 방법 등으로 불순물을 주입하여 드레인 영역(도시되지 않음) 및 소오스 영역(도시되지 않음)을 형성한다. 이후에, 상기 노출되는 실리콘 도전막 패턴(30)의 표면 및 반도체 기판(10)의 활성 영역의 표면을 습식 세정하고 아르곤(Ar) 가스를 이용하여 일부 식각하여 더 세정한다. 이와 같이 세정하여 상기 실리콘 도전막 패턴(30)의 표면 및 반도체 기판(10)의 활성 영역의 표면의 불순물을 제거한다.

도 2 및 도 3을 참조하면, 상기 세정된 반도체 기판(10)의 전면에 이후의 실리사이드화(silicidation)를 위한 금속막(40)을 형성한다. 이후에, 금속막(40)을 열처리하여 실리사이드화한다. 이와 같이 열처리하면, 상기 금속막(40) 중 그 하부의 실리콘과 접촉하는 금속막(40)의 일부에서는 실리사이드화 반응이 진행되고, 그 하부의 실리콘과 접촉되지 않는 금속막(40)의 일부는 반응되지 않고 잔류한다. 이후에 상기 잔류하는 금속막(40)의 일부를 제거한다. 이와 같이 하여 도 3에 나타난 바와 같이 실리콘이 노출되는 영역, 즉, 상기 반도체 기판(10)의 활성 영역 및 상기 실리콘 도전막 패턴(30)에만 실리사이드막(45)이 형성된다. 이와 같은 방법으로 실리콘이 노출되는 부분에서만 선택적으로 실리사이드막(45)을 형성한다.

이와 같은 종래의 자기 정렬 실리사이드막 형성 방법은 다음과 같은 문제점이 발생될 수 있다. 먼저, 상기 아르곤 가스로 세정할 때, 상기 아르곤 가스에 의해서 도 1의 참조 부호 A와 같이 하부의 반도체 기판(10)에 침해(damage)가 발생할 수 있다. 실질적으로 아르곤은 상당히 무거운 원자에 속하며 원자 반경 또한 커서 상기 하부의 반도체 기판(10)에 침해를 발생시킬 수 있다. 또한, 상기 아르곤 가스에 의해서 세정된 반도체 기판(10)을 공정 챔버 내에서 대기시키거나, 또는 공기 중에 노출시킬 때, 도 2의 참조 부호 B와 같이 재오염된 불순물이 발생할 수 있다. 이와 같은 침해(A) 및 재오염된 불순물(B)은 실리사이드화 단계에서 형성되는 실리사이드막(45)을 도 3에 도시된 바와 같이, 불균일하게 형성시키거나 또는 실리사이드막(45) 내에 보이드(void;C)와 같은 결함을 발생시킬 수 있다.

본 발명이 이루고자 하는 기술적 과제는 보이드와 같은 결함의 발생을 방지하며 보다 균일한 실리사이드막을 형성할 수 있는 반도체 장치의 자기 정렬 실리사이드막 형성 방법을 제공하는 데 있다.

도 1 내지 도 3은 종래의 자기 정렬 실리사이드막 형성 방법을 설명하기 위해서 도시한 단면도들이다.

도 4 내지 도 7은 본 발명에 따르는 자기 정렬 실리사이드막 형성 방법을 설명하기 위해서 도시한 단면도들이다.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 필드 영역 및 활성 영역을 설정하고 상기 활성 영역 상에 실리콘 도전막 패턴을 형성한다. 이후에, 상기 반도체 기판의 전면을 수소 플라즈마 처리한다. 다음에, 수소 플라즈마 처리된 상기 반도체 기판 상에 상기 실리콘 도전막 패턴을 뒤덮는 금속막을 형성한다. 이어서, 상기 반도체 기판의 노출되는 활성 영역 및 상기 실리콘 도전막 패턴의 표면과 접촉하는 상기 금속막의 일부를 선택적으로 실리사이드화하여 실리사이드막을 형성한다. 연후에, 상기 금속막의 실리사이드화되지 않고 잔류하는 일부를 제거한다.

본 발명에 따르면, 형성되는 실리사이드막의 내부에 보이드와 같은 결함의 발생을 방지할 수 있고, 실리사이드막의 균일도를 향상시킬 수 있다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 4 내지 도 7은 본 발명의 실시예에 의한 자기 정렬 실리사이드막 형성 방법을 설명하기 위하여 도시한 단면도들이다.

도 4는 반도체 기판(100)의 활성 영역에 실리콘 도전막 패턴(300)을 형성하는 단계를 나타낸다.

먼저, 반도체 기판(100) 상에 필드 영역과 활성 영역을 설정한다. 예를 들어 필드 절연막(200)을 형성하여, 상기 필드 절연막(200)이 차지하는 반도체 기판(100)의 일부를 필드 영역으로 설정하고, 그 외를 활성 영역으로 설정한다. 이후에 상기 활성 영역 상에 불순물이 도핑된 실리콘 도전막을 형성한다. 다음에, 상기 실리콘 도전막을 패터닝하여 실리콘 도전막 패턴(300)을 형성한다. 이러한 실리콘 도전막 패턴(300)은 셀 트랜지스터의 게이트로 이용된다. 이때, 상기 실리콘 도전막 패턴(300)이 게이트로 이용될 경우에는 상기 실리콘 도전막 패턴(300)의 하부막으로 게이트 산화막(도시되지 않음)을 먼저 형성한다.

다음에, 상기 실리콘 도전막 패턴(300)의 전면에 절연막을 형성한다. 이후에, 상기 절연막을 이방성 건식 식각 방법 등을 이용하여 상기 실리콘 도전막 패턴(300)의 측부에 잔존시키고 나머지를 제거한다. 이와 같이 하여 상기 실리콘 도전막 패턴(300)의 측부를 차폐하는 스페이서(350)를 형성한다. 이후에, 상기 실리콘 도전막 패턴(300)이 게이트로 이용될 경우에는, 상기 스페이서(350)를 마스크로 노출되는 반도체 기판(100)의 활성 영역에 이온 주입 방법 등으로 불순물을 주입하여, 드레인 영역(도시되지 않음) 및 소오스 영역(도시되지 않음)을 형성한다.

도 5는 반도체 기판(100)의 전면을 수소 플라즈마 처리(hydrogen plasma treatment)하는 단계를 나타낸다.

구체적으로, 실리콘 도전막 패턴(200)이 형성된 반도체 기판(100)의 전면을 습식 세정시켜 불순물 등의 오염 물질을 제거한다. 이후에, 상기 습식 세정된 반도체 기판(100)의 전면을 수소 플라즈마 처리한다. 이때, 상기 수소 플라즈마 처리는 상기 반도체 기판(100)에 -50V 내지 50V의 바이어스(bias)를 인가하고, 상기 반도체 기판(100)을 대략 상온(room temperature) 내지 450℃의 온도로 유지시키며 수행된다. 또한, 상기 수소 플라즈마는 다음과 같은 조건으로 발생시킨다. 예를 들어, 상기 수소 플라즈마는 대략 50W 내지 2000W의 조건에서 발생된다. 이때, 상기 수소 플라즈마를 발생시키는 소오스 가스로는 수소 가스(H₂) 또는 아르곤 가스와 수소 가스의 혼합 가스를 이용한다. 이때, 상기 공급되는 소오스 가스의 흐름량은 대략 10sccm(Standard Cubic CentiMeter) 내지 200sccm 정도로 조절한다. 상기한 바와 같은 조건으로 수소 플라즈마가 발생되는 챔버 내의 기압은 대략 10mTorr 이하로 유지시킨다. 이와 같은 조건으로 발생된 수소 플라즈마는 상기 반도체 기판(100)의 전면을 세정시켜 불순물 등의 더 오염 물질을 제거한다.

이와 같이 수행되는 수소 플라즈마 처리 방법은 종래의 아르곤 가스를 이용하는 세정 방법과는 달리 하부의 반도체 기판(100)에 침해를 일으키지 않는다. 즉, 상기 수소 플라즈마에 이용되는 수소 원자는 그 원자량이 상기 아르곤에 비해 월등히 작고 원자 반경 또한 작다. 이에 따라, 상기 수소 원자의 물리적 충돌에 의한 반도체 기판(100)에의 침해를 최소화할 수 있다. 또한, 상기 수소 플라즈마는 물리적인 충돌뿐만 아니라 화학적이 반응을 일으킬 수 있어, 화학적으로도 상기 반도체 기판(100) 상의 오염 물질을 제거할 수 있다. 따라서, 상기 반도체 기판(100)에 보다 더 작은 바이어스를 인가하거나 바이어스를 인가하지 않으며 상기 수소 플라즈마 처리를 수행하여도 오염 물질을 제거할 수 있다. 따라서, 상기 반도체 기판(100)에 인가되는 바이어스를 조절하여 상기 수소 원자에 의한 반도체 기판(100)의 침해를 보다 더 방지할 수 있다.

더하여, 상기 수소 플라즈마 처리에 의해서 세정되는 결과물은 수소에 의해 패시베이션(passivation)된다. 즉, 상기 수소 플라즈마 처리된 실리콘 도전막 패턴(300) 및 반도체 기판(100)의 활성 영역의 표면의 실리콘 원자와 상기 수소 플라즈마는 화학적으로 반응하여 결합을 형성할 수 있다. 따라서, 상기 실리콘이 노출되는 부분, 즉, 실리콘 도전막 패턴(300) 및 반도체 기판(100)의 활성 영역의 표면은 수소에 의해 말단 처리된, 즉, 터미네이트(terminate)된 표면(400)을 가지게 된다. 이와 같이 상기 실리콘이 노출되는 부분이 수소에 의해서 패시베이션됨으로, 상기 반도체 기판(100)을 공정 챔버 내에 대기시키거나 공기 중에 노출시킬 때, 실리콘의 재오염을 방지하거나 지연시킬 수 있다. 따라서, 이후의 금속막을 형성하기 전의 표면 상태를 양호하게 유지시킬 수 있다.

도 6은 금속막(500)을 형성하는 단계를 나타낸다.

구체적으로, 상기 수소 플라즈마 처리된 반도체 기판(100) 상에 상기 실리콘 도전막 패턴(300)을 뒤덮는 금속막(500)을 형성한다. 이때, 상기 금속막(500)을 형성하는 단계는 상기 수소 플라즈마 처리 단계와 인 시튜(in situ)로 진행한다. 또한, 상기 금속막(500)은 이후에 실리사이드화 반응을 수행하기 위해 형성되므로, 그 목적에 적절한 금속, 예컨대, 티타늄(titanium)으로 형성된다.

도 7은 실리사이드막(500)을 형성하는 단계를 나타낸다.

구체적으로, 금속막(500)이 형성된 결과물을 열처리하여 실리사이드화 반응을 일으킨다. 상기 열처리에 의해서 상기 금속막(500)은 그 하부의 실리콘과 반응하여 실리사이드화되어 실리사이드막(550)이 형성된다. 이때, 상기 실리사이드화 반응은 실리콘의 공급이 요구되므로, 상기 금속막(500) 중 상기 실리콘과 접촉하는 부분에서만 일어난다. 즉, 상기 실리콘 도전막 패턴(300) 및 상기 반도체 기판(100)의 활성 영역에 접촉하는 금속막(500)의 일부분만이 실리사이드화되어 실리사이드막(550)이 형성된다. 또한, 상기 필드 절연막(200)에 접촉하거나, 상기 스페이서(350)에 접촉하는 금속막(500)의 일부는 실리사이드화되지 않고 금속막(500)의 상태로 잔류한다. 이후에 상기 잔류하는 실리사이드화되지 않은 금속막(500)의 일부분을 황산(H₂SO₄) 용액 등과 같은 화학 용액을 이용하여 제거한다. 이와 같이 하여 실리콘이 노출되는 부분, 즉, 상기 실리콘 도전막 패턴(300)의 표면 및 상기 반도체 기판(100)의 활성 영역에 자기 정렬한 실리사이드막(550)을 형성한다.

이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

상술한 본 발명에 따르면, 금속막을 형성하기 이전에 수소 플라즈마 처리하여 반도체 기판 상의 결과물을 세정함으로써, 종래와 같은 반도체 기판에 심각한 침해를 최소화시킬 수 있다. 또한, 노출되는 실리콘 부분, 즉, 실리콘 도전막 패턴의 표면 또는 반도체 기판의 노출되는 활성 영역이 수소로 터미네이트된 표면을 가지게 된다. 즉, 상기 수소 플라즈마와 노출되는 실리콘 원자가 반응하여 결합을 형성함으로써, 이후에 실리사이드막이 형성될 부분을 수소로 패시베이션함으로써, 상기 수소 플라즈마 처리에 의해서 세정된 후 재오염되어 불순물이 형성되는 것을 방지할 수 있다. 이에 따라, 형성되는 실리사이드막의 내부에 보이드와 같은 결함의 발생을 방지할 수 있고, 실리사이드막의 균일도를 향상시킬 수 있다.

Claims

반도체 기판 상에 필드 영역 및 활성 영역을 설정하고 상기 활성 영역 상에 실리콘 도전막 패턴을 형성하는 단계;

상기 반도체 기판의 전면을 수소 플라즈마 처리하여 상기 노출되는 반도체 기판의 활성 영역 및 상기 실리콘 도전막 패턴의 표면에 수소가 터미네이트된 표면을 형성하는 단계;

수소가 터미네이터된 실리콘 표면이 형성된 상기 반도체 기판 상에 상기 실리콘 도전막 패턴을 뒤덮는 금속막을 형성하는 단계;

상기 반도체 기판의 노출되는 활성 영역 및 상기 실리콘 도전막 패턴의 표면과 접촉하는 상기 금속막의 일부를 선택적으로 실리사이드화하여 실리사이드막을 형성하는 단계; 및

상기 금속막의 실리사이드화되지 않고 잔류하는 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 자기 정렬 실리사이드막 형성 방법.