KR19990010331A - 3전극 면방전 플라즈마 디스플레이 패널의 구동방법 - Google Patents

3전극 면방전 플라즈마 디스플레이 패널의 구동방법 Download PDF

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Abstract

본 발명은 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP라 함) 상에 짝수 필드 신호와 홀수 필드 신호로 나누어져 입력되는 비월 신호(interlaced signal)를 표시하기 위하여 1 프레임을 제 1 필드와 제 2 필드로 분할 구동하고, 상기 제 1 필드와 제 2 필드를 각각 복수개의 서브필드(sub-field)로 분할 구동하며, 상기 각 서브필드를 리셋 기간과 어드레스 기간과 방전 유지 기간으로 분할 구동하는 3전극 면방전 PDP의 구동방법에 관한 것으로서, 비월 방식으로 전송되는 화상 신호를 라인 더블링으로 표시하는 대신 짝수 필드 신호는 짝수번째 수평 표시 라인에만 표시하고, 홀수 필드 신호는 홀수번째 수평 표시 라인에만 표시하기 때문에 각 서브필드의 어드레스 기간을 1/2 로 줄이는 대신 그 기간을 방전 유지 기간에 추가로 할당할 수 있어 3전극 면방전 PDP 화면의 휘도를 크게 증가시킬 수 있고, 제 1 또는 제 2 필드 화면의 구성시 화상의 중복 표시를 방지하여 화질을 향상시킬 수 있으며, 제 1 또는 제 2 필드의 구동시 각각 짝수번째 또는 홀수번째 수평 표시 라인에 대응되는 제 1 및 제 2 유지 전극 사이에만 써넣기 펄스를 인가하기 때문에 1 프레임 동안 각 셀에 인가되는 써넣기 펄스의 개수가 1/2로 줄어들어 3전극 면방전 PDP 화면의 콘트라스트를 향상시킬 수 있는 효과가 있다.

Description

3전극 면방전 플라즈마 디스플레이 패널의 구동방법
본 발명은 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP라 함)의 구동방법에 관한 것으로서, 특히 비월 방식(interlaced system)으로 전송되는 화상 신호를 3전극 면방전 PDP 상에 표시하기 위한 3전극 면방전 PDP의 구동방법에 관한 것이다.
현대는 정보화 사회라고 불려지고 있는 만큼 정보 처리 시스템의 발전과 보급 증가에 따라 디스플레이의 중요성이 증대되고, 그 종류도 점차 다양화되고 있다.
이전부터 디스플레이로 가장 많이 이용되어 오던 CRT(Cathode Ray Tube)는 사이즈가 크고, 동작 전압이 높으며, 표시 일그러짐이 발생하는 등 여러 가지 문제점을 가지고 있어 화면의 대형화, 평면화를 목표로 하는 최근의 추세에 적합하지 않아 최근에는 매트릭스 구조를 가지는 각종 평면 디스플레이의 연구 개발이 활발히 진행되고 있다.
상기 평면 디스플레이 중 차세대 대화면 평면 디스플레이로 각광받고 있는 것이 PDP(Plasma Display Panel)이다. 상기 PDP는 화면이 크고 두께가 얇아 벽걸이 텔레비전, 가정 극장용(home theater) 디스플레이, 워크스테이션용 모니터 등으로 응용되고 있다.
도 1에는 가장 많이 사용되고 있는 PDP 중 하나인 3전극 면방전 PDP와, 상기 3전극 면방전 PDP 상에 동화상(moving image) 또는 정지화상(still image)을 디스플레이시키는 구동장치의 간략화된 구성이 도시되어 있다.
도 1에서 참조번호 10은 교대로 하나씩 상호 평행하게 배열된 N개의 제 1 유지 전극(Y1∼YN) 및 N개의 제 2 유지 전극(X1∼XN)과, 상기 제 1 유지 전극들(Y1∼YN) 및 제 2 유지 전극들(X1∼XN)과 소정 공간을 사이에 두고 직교하도록 배열된 M개의 어드레스 전극(A1∼AM)을 구비한 3전극 면방전 PDP를 나타낸다. 여기서, 제 2 유지 전극들(X1∼XN또는 X)은 일단이 공통으로 연결되어 있고, 제 1 유지 전극들(Y1∼YN)은 각각 독립되어 있으며, N개의 제 1 유지 전극(Y1∼YN) 및 제 2 유지 전극(X)과 M개의 어드레스 전극(A1∼AM)의 각 교차점마다 셀이 형성되어 3전극 면방전 PDP(10)의 전체 화면은 매트릭스 형태의 M×N개 셀로 구성되어 있다. 아울러, N개의 제 1 및 제 2 유지 전극쌍(Y1X1, Y2X2, … ,YNXN)은 전체 화면의 N개 수평 표시 라인에 각각 대응된다.
상기 3전극 면방전 PDP(10)의 각 셀의 구성을 도 2에 도시된 i 번째 행과 j 번째 열의 셀을 예로 들어 설명하면 다음과 같다.
먼저, 상호 평행한 i 번째 제 1 유지 전극(Yi)과 i 번째 제 2 유지 전극(Xi)이 화상의 표시면인 전면 기판(11)의 일면에 형성되어 있고, 상기 제 1 유지 전극(Yi)과 제 2 유지 전극(Xi) 위에 방전시 방전 전류를 제한하고 벽전하의 생성을 용이하게 하는 유전체층(12)이 형성되어 있고, 상기 유전체층(12) 위에 방전시 일어나는 스퍼터링(sputtering)으로부터 상기 제 1 유지 전극(Yi)과 제 2 유지 전극(Xi)과 유전체층(12)을 보호하는 산화마그네슘(MgO) 보호막(13)이 형성되어 있다.
또한, j 번째 어드레스 전극(Aj)이 전면 기판(11)과 소정 거리를 사이에 두고 평행하게 위치한 배면 기판(14) 중 상기 전면 기판(11)과의 대향면에 형성되어 있고, 상기 전면 기판(11)과 배면 기판(14) 사이에는 셀간 혼색을 방지하고 방전공간을 확보하는 제 1, 2 격벽(15a, 15b)이 배열 형성되어 있고, 상기 어드레스 전극(Aj) 위와 제 1, 2 격벽(15a, 15b)의 일부에 형광체(16)가 도포되어 있으며, 방전공간 내부에는 방전가스가 주입되어 있다.
상기와 같이 구성된 3전극 면방전 PDP(10)의 각 셀의 기본 구동 원리는 제 1 유지 전극(Yi)과 어드레스 전극(Aj) 간에 방전을 일으켜 방전가스를 플라즈마 상태로 만들어 자외선을 발생시키고, 그 자외선이 형광체(16)를 여기시켜 가시광이 발생되도록 하며, 제 1 유지 전극(Yi)과 제 2 유지 전극(Xi) 간에 방전을 일으켜 가시광의 발생을 유지시키는 것이다.
아울러, 도 1에서 참조번호 20은 제 1 유지 전극들(Y1∼YN)의 일단이 출력단자에 일대일 대응으로 접속되어 있는 Y 구동부를 나타내고, 30은 제 2 유지 전극들(X)의 일단이 출력단자에 공통으로 접속되어 있는 X 구동부를 나타내고, 40은 어드레스 전극들(A1∼AM)의 일단이 출력단자에 일대일 대응으로 접속되어 있는 어드레스 구동부를 나타내며, 50은 각종 외부 입력에 따라 각종 구동 전압 파형과 제어신호를 발생시켜 상기 X 구동부(20)와 Y 구동부(30)와 어드레스 구동부(40)에 공급하는 제어부를 나타낸다.
상기 제어부(50)는 보다 구체적으로 외부에서 입력되는 아날로그 화상 신호(IMAGE)를 디지털화하여 디지털 화상 신호를 출력하고, 상기 디지털 화상 신호, 클록(CLK), 수평 동기신호(HS) 및 수직 동기신호(VS)에 따라 각종 구동 전압 파형과 제어신호를 발생시킨다.
한편, 상기와 같이 구성된 3전극 면방전 PDP(10)의 각 셀의 계조(gray scale) 구현은 방전의 강약 조정이 난이한 관계로 단위 시간당 방전횟수를 통해 구현하고, 매 프레임(frame)마다 각 셀의 방전횟수를 0∼2X-1회로 나누어 방전시키면 1 프레임 동안의 방전횟수에 따라 각 셀의 밝기가 달라져서 결국 전체 화면에 2X계조의 화상 즉, 각 셀마다 0∼2X-1 레벨(level) 중 한가지 레벨의 화상이 표시된다.
상기와 같은 개념을 토대로 한 계조 구현 방법 중 하나가 ADS 서브필드 방식(Addressing and Display System sub-field method)으로서, 상기 ADS 서브필드 방식은 각 셀이 온(on), 오프(off)의 두 가지 상태로 작동하는 것과 2X계조를 구현하는 것에 근거를 둔 2진수 X 비트 체계를 이용하여 1 프레임을 방전 횟수(즉, 방전 유지 기간)가 서로 다른 X개의 서브필드로 분할 구동한다.
다음에서는 종래 기술의 ADS 서브필드 방식 중 하나를 예로 들어 그에 따른 화상 표시 과정을 보다 구체적으로 설명한다.
먼저, 2X계조 구현을 위하여 1 프레임은 X개의 서브필드로 분할 구동되고, 각 서브필드는 리셋 기간과 어드레스 기간과 방전 유지 기간으로 분할 구동된다.
상기에서 각 서브필드의 리셋 기간은 전체 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X) 사이에 방전개시전압보다 높은 전압의 써넣기 펄스(writing pulse)를 인가하여 3전극 면방전 PDP(10)의 모든 셀을 방전 발광시켜 그 내부에 벽전하를 생성시킨 후 소정 시간 동안 0V를 인가하여 각 셀의 내부 벽전하를 소거시키는 기간이고, 어드레스 기간은 디지털 화상 신호에 따라 전체 제 1 유지 전극들(Y1∼YN)과 어드레스 전극들(A1∼AM) 사이에 선택적으로 방전개시전압보다 높은 전압의 어드레스 펄스(address pulse)를 인가하여 상기 어드레스 펄스가 인가된 셀만 온되어 그 내부에 벽전하가 생성되도록 하는 기간이고, 방전 유지 기간은 전체 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X) 사이에 방전개시전압보다 낮은 전압이고 바로 전의 어드레스 기간에서 생성된 벽전하와 동일 극성인 서스테인 펄스(sustain pulse)를 인가하여 어드레스 기간에서 온된 셀의 방전 및 발광을 유지시키는 기간이다.
상기에서 각 서브필드의 방전 유지 기간동안 전체 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X) 사이에 인가되는 서스테인 펄스 개수의 상대비는 보통 20: 21: 22: 23: 24: …: 2X-2: 2X-1가 되어 2X계조 구현을 가능하게 한다.
아울러, 각 서브필드 화면의 밝기는 리셋 기간의 써넣기 방전과 어드레스 기간의 어드레스 방전에 의한 밝기도 고려해야 하지만 이해의 편리를 위하여 상기 써넣기 방전과 어드레스 방전은 화면의 밝기에 기여하지 않고 방전 유지 기간의 서스테인 방전만이 화면의 밝기에 기여한다고 가정한다.
아울러, 종래에는 외부에서 입력되는 신호의 종류가 순차 방식(sequential system)으로 전송되는 화상 신호 - 예를 들어, VGA(Video Graphic Array) 신호 - 인지 비월 방식으로 전송되는 화상 신호 - 예를 들어, NTSC 방식의 텔레비전 신호 - 인지에 따라 서로 다른 구동방법이 채택되었다.
즉, 상기 순차 방식으로 전송되는 화상 신호(이하, 순차 신호라 함)는 1/60초(약 16.67ms) 동안 전체 수평 표시 라인의 셀들에 해당되는 화상 신호가 모두 입력되므로 1/60초 후에는 3전극 면방전 PDP(10) 상에 1 프레임의 순차 화상이 표시되는 반면, 상기 비월 방식으로 전송되는 화상 신호(이하, 비월 신호라 함)는 전체 수평 표시 라인 중 먼저 짝수번째 수평 표시 라인의 셀들에 해당되는 화상 신호(이하, 짝수 필드 신호라 함)가 1/60초 동안 입력된 후 나머지 홀수번째 수평 표시 라인의 셀들에 해당되는 화상 신호(이하, 홀수 필드 신호라 함)가 다음 1/60초 동안 입력되어 1/30초(약 33.34ms) 후에야 비로소 3전극 면방전 PDP(10) 상에 1 프레임의 비월 화상이 표시될 수 있으므로 각각의 경우 그 구동방법이 다를 수밖에 없었다.
이하, 외부에서 연속적으로 입력되는 순차 신호를 3전극 면방전 PDP 상에 표시하는 과정을 도 3에 도시된 각 전극들에 인가되는 일부 구동 전압 파형들의 타이밍도를 참조하여 보다 구체적으로 설명한다.
먼저, 각 서브필드의 리셋 기간에는 도 3에 도시된 바와 같이 전체 어드레스 전극(A1∼AM)과 제 1 유지 전극(Y1∼YN)에 0V 를 인가한 상태에서 전체 제 2 유지 전극들(X)에 Vw 전압의 써넣기 펄스를 인가하여 전체 제 1 유지 전극(Y1∼YN)과 제 2 유지 전극(X) 사이에서 써넣기 방전이 일어나도록 한다. 이 때, 전체 셀의 내부 제 1 유지 전극(Y1∼YN)측에는 + 벽전하가 생성되고, 제 2 유지 전극(X)측에는 - 벽전하가 생성된다.
그 후, 소정 시간(t) 동안 전체 어드레스 전극(A1∼AM)과 제 1 유지 전극(Y1∼YN)에 인가되는 전압을 계속 0V 로 유지시키는 동시에 제 2 유지 전극(X)에 0V 를 인가하면 써넣기 방전에 의해 생성된 +, - 벽전하간에 자기 소거 방전이 일어나 소정 시간(t) 후에는 전체 셀의 내부에 생성되어 있던 벽전하가 소거된다.
각 서브필드의 어드레스 기간에는 전체 어드레스 전극(A1∼AM)과 제 1 유지 전극(Y1∼YN)과 제 2 유지 전극(X)에 0V 를 인가한 상태에서 N개의 제 1 유지 전극들(Y1∼YN)에 순차적으로 하나씩 -Vs 전압의 스캔 펄스(scan pulse)를 인가하는 동시에 상기 스캔 펄스와 동기화된 Va 전압의 화상 펄스(image pulse)를 전체 어드레스 전극(A1∼AM)에 선택적으로 인가하여 제 1 유지 전극과 어드레스 전극 사이에 Va+Vs 전압의 어드레스 펄스가 인가된 셀 내부에서만 어드레스 방전이 일어나 온되도록 한다.
각 서브필드의 방전 유지 기간에는 전체 어드레스 전극(A1∼AM)과 제 1 유지 전극(Y1∼YN)과 제 2 유지 전극(X)에 0V 를 인가한 상태에서 전체 제 2 유지 전극(X) 및 제 1 유지 전극(Y1∼YN)에 교번하는 Vs 전압의 서스테인 펄스를 인가하여 바로 전의 어드레스 기간에서 온된 셀의 방전 및 발광을 유지시킨다.
아울러, 상기 각 전극에 인가되는 전압 펄스들 Vw, Vf(방전개시전압), Vs, Va 는 Vw Vf Vs 및 Va+Vs Vf 를 만족하는 전압값들로 설정하고, 각 서브필드의 어드레스 기간동안 어드레스 전극들(A1∼AM)에 인가되는 화상 펄스는 각 셀에 해당되는 X 비트의 순차 화상 신호(최하위 비트 B1∼최상위 비트 BX) 중 1개 비트값에 해당되며, 보다 구체적으로는 제 1 서브필드의 어드레스 기간동안 B1이, 제 2 서브필드의 어드레스 기간동안 B2가, …, 제 X 서브필드의 어드레스 기간동안 BX가 각각 인가된다.
결과적으로 상기에서 설명된 세부 과정을 거쳐 1/60초 동안 제 1 내지 X 서브필드 화면을 차례대로 구성하면 3전극 면방전 PDP(10) 상에 1 프레임의 순차 화상이 표시된다.
아울러, 도 3에 도시된 각종 구동 전압 파형들은 Y 구동부(20)와 X 구동부(30)와 어드레스 구동부(40)를 통해 해당 전극들에 각각 인가되고, 그 타이밍은 제어부(50)에 의해 제어된다.
다음으로 외부에서 연속적으로 입력되는 비월 신호를 3전극 면방전 PDP 상에 표시하는 과정을 설명하면 다음과 같다.
일반적으로 도 1에 도시된 3전극 면방전 PDP의 구동장치는 상기에서 설명된 순차 신호 표시 과정에 적합하도록 설계되어 있으므로 비월 신호와 같이 1/60초 동안 전체 수평 표시 라인 중 일부 수평 표시 라인의 셀들에 해당되는 화상 신호(짝수 필드 신호 또는 홀수 필드 신호)만 입력되는 경우 외부에서 화상 신호가 입력되지 않는 나머지 수평 표시 라인의 셀들에 해당되는 화상 신호(홀수번째 또는 짝수번째 수평 표시 라인의 셀들에 해당되는 화상 신호)를 자체적으로 발생시킨 후 상기에서 설명된 순차 신호 표시 방법과 같은 과정을 거쳐 3전극 면방전 PDP(10) 상에 표시해야만 했다.
즉, 비월 화상의 1 프레임 화면 구성시간인 1/30초 중 처음 1/60초 동안에는 외부에서 입력되는 짝수 필드 신호(짝수번째 수평 표시 라인의 셀들에 해당되는 화상 신호)를 이용한 라인 더블링(line doubling)과 순차 신호 표시 과정에 따라 3전극 면방전 PDP(10) 상에 짝수 필드 화면을 구성하고, 다음 1/60초 동안에는 외부에서 입력되는 홀수 필드 신호(홀수번째 수평 표시 라인의 셀들에 해당되는 화상 신호)를 이용한 라인 더블링과 순차 신호 표시 과정에 따라 역시 3전극 면방전 PDP(10) 상에 홀수 필드 화면을 구성한다.
상기에서 라인 더블링이라 함은 외부에서 입력되는 짝수 필드 신호 또는 홀수 필드 신호를 해당 화상 신호가 입력되지 않은 각각의 바로 위 또는 아래에 위치한 홀수번째 또는 짝수번째 수평 표시 라인의 셀들의 해당 화상 신호로 하는 것을 말한다.
예를 들어, 16×12 해상도의 화면에 도 4에 도시된 1 프레임 비월 화상을 디스플레이시키는 경우 짝수 필드 화면에는 도 5a에 도시된 바와 같이 각 짝수번째 수평 표시 라인의 셀들(16×3개)에 해당되는 화상 신호가 각각의 바로 위에 위치한 홀수번째 수평 표시 라인의 셀들(16×3개)의 해당 화상 신호로 중복 표시되고, 홀수 필드 화면에는 도 5b에 도시된 바와 같이 각 홀수번째 수평 표시 라인의 셀들(16×3개)에 해당되는 화상 신호가 각각의 바로 아래에 위치한 짝수번째 수평 표시 라인의 셀들(16×3개)의 해당 화상 신호로 중복 표시됨으로써 결국 짝수 필드 화면과 홀수 필드 화면이 겹쳐져서 구성되는 1 프레임 화면에는 도 5c에 도시된 바와 같이 원 화상(도 4에 도시됨)과 다른 화상이 표시된다.
즉, 종래 기술과 같이 외부에서 입력되는 비월 신호를 라인 더블링 방식에 따라 3전극 면방전 PDP 상에 표시하면 도 5c에 도시된 바와 같이 화상의 중복 표시로 인해 화질이 저하되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 비월 방식으로 전송되는 화상 신호를 라인 더블링으로 표시하는 대신 짝수 필드 신호는 짝수번째 수평 표시 라인에만 표시하고, 홀수 필드 신호는 홀수번째 수평 표시 라인에만 표시함으로써 화상의 중복 표시를 방지하여 화질을 향상시킬 수 있는 3전극 면방전 PDP의 구동방법을 제공함에 그 목적이 있다.
또한, 본 발명은 1/2 프레임 동안 짝수번째 수평 표시 라인이나 홀수번째 수평 표시 라인에만 화상을 표시하여 각 서브필드의 어드레스 기간을 종래 기술의 1/2로 줄이고, 그 줄어든 어드레스 기간을 방전 유지 기간에 할당함으로써 전체 화면의 휘도(brightness)를 증가시킬 수 있는 3전극 면방전 PDP의 구동방법을 제공함에 또 다른 목적이 있다.
또한, 본 발명은 짝수 필드 화면의 구성을 위한 각 서브필드의 리셋 기간에는 전체 짝수번째 수평 표시 라인에 대응되는 제 1 및 제 2 유지 전극들 사이에만 써넣기 펄스를 인가하고, 홀수 필드 화면의 구성을 위한 각 서브필드의 리셋 기간에는 전체 홀수번째 수평 표시 라인에 대응되는 제 1 및 제 2 유지 전극들 사이에만 써넣기 펄스를 인가하여 1 프레임 구동시간 동안 각 수평 표시 라인의 셀들 내부에서 일어나는 써넣기 방전 횟수를 줄임으로써 전체 화면의 콘트라스트(contrast)를 향상시킬 수 있는 3전극 면방전 PDP의 구동방법을 제공함에 또 다른 목적이 있다.
도 1은 일반적인 3전극 면방전 플라즈마 디스플레이 패널 및 그 구동장치의 간략화된 구성을 나타내는 블록도,
도 2는 도 1에 도시된 3전극 면방전 플라즈마 디스플레이 패널 중 1개 셀의 단면도(단, 전면 기판 90°회전됨),
도 3은 종래 기술에 따라 각 전극에 인가되는 일부 구동 전압 파형들의 타이밍도,
도 4는 16×12 해상도의 화면에 표시될 비월 화상(interlaced image)을 나타내는 도면,
도 5a 내지 도 5c는 도 4에 도시된 비월 화상이 종래 기술에 따라 16×12 해상도의 화면에 표시되는 과정을 나타내는 도면들,
도 6은 본 발명의 일 실시예가 적용되는 3전극 면방전 PDP의 전극 구조도,
도 7은 본 발명의 일 실시예에 따라 제 1 필드 동안 각 전극에 인가되는 구동 전압 파형들의 타이밍도,
도 8은 본 발명의 일 실시예에 따라 제 2 필드 동안 각 전극에 인가되는 구동 전압 파형들의 타이밍도,
도 9a 내지 도 9c는 도 4에 도시된 비월 화상이 본 발명의 일 실시예에 따라 16×12 해상도의 화면에 표시되는 과정을 나타내는 도면들.
도면의 주요부분에 대한 부호의 설명
10: 3전극 면방전 플라즈마 디스플레이 패널
20: Y 구동부 30: X 구동부
40: 어드레스 구동부 50: 제어부
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 3전극 면방전 PDP의 구동방법은 3전극 면방전 PDP 상에 짝수 필드 신호와 홀수 필드 신호로 나누어져 입력되는 비월 신호를 표시하기 위하여 1 프레임을 제 1 필드와 제 2 필드로 분할 구동하고, 상기 제 1 필드와 제 2 필드를 각각 복수개의 서브필드로 분할 구동하고, 각 서브필드를 리셋 기간과 어드레스 기간과 방전 유지 기간으로 분할 구동하며, 제 1 필드의 각 서브필드의 어드레스 기간에는 상기 짝수 필드 신호에 따라 전체 화면의 짝수번째 수평 표시 라인에 대응되는 제 1 유지 전극들과 전체 어드레스 전극 사이에 선택적으로 제 1 전압의 펄스를 인가하여 전체 짝수번째 수평 표시 라인의 셀들 중 상기 제 1 전압의 펄스가 인가된 셀만 온(on)되도록 하고, 상기 제 2 필드의 각 서브필드의 어드레스 기간에는 상기 홀수 필드 신호에 따라 전체 화면의 홀수번째 수평 표시 라인에 대응되는 제 1 유지 전극들과 전체 어드레스 전극 사이에 선택적으로 상기 제 1 전압의 펄스를 인가하여 전체 홀수번째 수평 표시 라인의 셀들 중 상기 제 1 전압의 펄스가 인가된 셀만 온되도록 하는 것을 특징으로 한다.
또한, 상기 제 1 필드의 각 서브필드의 리셋 기간과 방전 유지 기간에는 전체 화면의 짝수번째 수평 표시 라인에 대응되는 제 1 및 제 2 유지 전극들 사이에만 써넣기 펄스와 서스테인 펄스를 각각 인가하고, 상기 제 2 필드의 각 서브필드의 리셋 기간과 방전 유지 기간에는 전체 화면의 홀수번째 수평 표시 라인에 대응되는 제 1 및 제 2 유지 전극들 사이에만 써넣기 펄스와 서스테인 펄스를 각각 인가한다.
아울러, 상기와 같이 제 1 필드와 제 2 필드의 서로 다른 구동을 가능하게 하기 위하여 전체 화면의 홀수번째 수평 표시 라인에 대응되는 제 1 유지 전극들끼리 전체 화면의 짝수번째 수평 표시 라인에 대응되는 제 1 유지 전극들끼리 각각 공통으로 구동시킨다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 보다 상세하게 설명한다.
도 6에는 본 발명의 일 실시예가 적용되는 3전극 면방전 PDP의 전극 구조도가 도시되어 있다.
본 발명의 일 실시예가 적용되는 3전극 면방전 PDP의 세부 구조는 종래 기술에서 설명된 3전극 면방전 PDP와 동일하나 N개의 제 2 유지 전극(X1∼XN)이 종래 기술과는 달리 전체 홀수번째 수평 표시 라인에 대응되는 제 2 유지 전극들(X1, X3, X5, …, XN-3, XN-1또는 Xo)의 일단과 전체 짝수번째 수평 표시 라인에 대응되는 제 2 유지 전극들(X2, X4, X6, …, XN-2, XN또는 Xe)의 일단이 각각 따로 공통 연결되어 있고, N개의 제 1 유지 전극(Y1∼YN)은 종래 기술과 마찬가지로 각각 독립되어 있다.
상기한 3전극 면방전 PDP 상에 짝수 필드 신호와 홀수 필드 신호로 나누어져 입력되는 비월 신호를 표시하기 위하여 본 발명의 일 실시예에 의한 3전극 면방전 PDP의 구동방법은 1 프레임을 짝수 필드 신호를 표시하는 제 1 필드와 홀수 필드 신호를 표시하는 제 2 필드로 분할 구동하고, 상기 제 1 필드와 제 2 필드를 종래 기술에서 설명된 바와 같이 구현하고자 하는 계조(2X)에 따라 각각 X개의 서브필드로 분할 구동하며, 상기 각 서브필드는 리셋 기간과 어드레스 기간과 방전 유지 기간으로 분할 구동한다.
상기에서 제 1 필드의 각 서브필드의 리셋 기간에는 전체 화면의 짝수번째 수평 표시 라인에 대응되는 제 1 유지 전극들(Y2, Y4, …, YN-2, YN) 및 제 2 유지 전극들(Xe) 사이에만 방전개시전압보다 큰 전압의 써넣기 펄스를 인가하여 전체 짝수번째 수평 표시 라인의 셀들 내부에만 벽전하를 생성시킨 후 소정 시간동안 전체 짝수번째 수평 표시 라인에 대응되는 제 1 유지 전극들(Y2, Y4, …, YN-2, YN) 및 제 2 유지 전극들(Xe)에 0V를 인가하여 상기 써넣기 펄스로 인해 각 셀의 내부에 생성된 벽전하를 소거시키고,
제 2 필드의 각 서브필드의 리셋 기간에는 전체 화면의 홀수번째 수평 표시 라인에 대응되는 제 1 유지 전극들(Y1, Y3, …, YN-3, YN-1) 및 제 2 유지 전극들(Xo) 사이에만 상기 써넣기 펄스를 인가하여 전체 홀수번째 수평 표시 라인의 셀들 내부에만 벽전하를 생성시킨 후 소정 시간동안 전체 홀수번째 수평 표시 라인에 대응되는 제 1 유지 전극들(Y1, Y3, …, YN-3, YN-1) 및 제 2 유지 전극들(Xo)에 0V를 인가하여 상기 써넣기 펄스로 인해 각 셀의 내부에 생성된 벽전하를 소거시킨다.
또한, 상기 제 1 필드의 각 서브필드의 어드레스 기간에는 연속적으로 입력되는 짝수 필드 신호에 따라 전체 화면의 짝수번째 수평 표시 라인에 대응되는 제 1 유지 전극들(Y2, Y4, …, YN-2, YN)과 전체 어드레스 전극(A1∼AM) 사이에 선택적으로 방전개시전압보다 큰 전압의 어드레스 펄스를 인가하여 전체 짝수번째 수평 표시 라인의 셀들 중 상기 어드레스 펄스가 인가된 셀만 온되도록 하고, 제 2 필드의 각 서브필드의 어드레스 기간에는 연속적으로 입력되는 홀수 필드 신호에 따라 전체 화면의 홀수번째 수평 표시 라인에 대응되는 제 1 유지 전극들(Y1, Y3, …, YN-3, YN-1)과 전체 어드레스 전극(A1∼AM) 사이에 선택적으로 상기 어드레스 펄스를 인가하여 전체 홀수번째 수평 표시 라인의 셀들 중 상기 어드레스 펄스가 인가된 셀만 온되도록 한다.
또한, 상기 제 1 필드의 각 서브필드의 방전 유지 기간에는 전체 화면의 짝수번째 수평 표시 라인에 대응되는 제 1 유지 전극들(Y2, Y4, …, YN-2, YN) 및 제 2 유지 전극들(Xe) 사이에만 방전개시전압보다 낮은 전압이고 바로 전의 어드레스 기간에서 생성된 벽전하와 동일 극성인 서스테인 펄스를 인가하여 바로 전의 어드레스 기간에서 온된 셀의 방전 및 발광을 유지시키고, 상기 제 2 필드의 각 서브필드의 방전 유지 기간에는 전체 화면의 홀수번째 수평 표시 라인에 대응되는 제 1 유지 전극들(Y1, Y3, …, YN-3, YN-1) 및 제 2 유지 전극들(Xo) 사이에만 상기 서스테인 펄스를 인가하여 바로 전의 어드레스 기간에서 온된 셀의 방전 및 발광을 유지시킨다.
아울러, 상기 제 1 필드 동안에는 전체 화면의 홀수번째 수평 표시 라인에 대응되는 제 1 유지 전극들(Y1, Y3, …, YN-3, YN-1) 및 제 2 유지 전극들(Xo)에 모두 0V를 인가하여 전체 홀수번째 수평 표시 라인의 셀들을 블랙 레벨(black level)로 표시하고, 제 2 필드 동안에는 전체 화면의 짝수번째 수평 표시 라인에 대응되는 제 1 유지 전극들(Y2, Y4, …, YN-2, YN) 및 제 2 유지 전극들(Xe)에 모두 0V를 인가하여 전체 짝수번째 수평 표시 라인의 셀들을 블랙 레벨로 표시한다.
상기에서 설명된 본 발명의 일 실시예를 도 7 및 도 8에 도시된 3전극 면방전 PDP의 각 전극에 인가되는 구동 전압 파형들의 타이밍도를 참조하여 보다 구체적으로 설명하면 다음과 같다.
먼저, 도 6에 도시된 3전극 면방전 PDP 상에 2X계조의 비월 화상을 표시하기 위하여 1 프레임은 제 1 필드와 제 2 필드로 분할 구동되고, 상기 제 1 필드와 제 2 필드는 각각 X개의 서브필드로 분할 구동되며, 각 서브필드는 리셋 기간과 어드레스 기간과 방전 유지 기간으로 분할 구동된다.
보다 구체적으로 제 1 필드의 각 서브필드의 리셋 기간에는 도 7에 도시된 바와 같이 전체 어드레스 전극(A1∼AM)과 제 1 유지 전극(Y1∼YN)에 0V 를 인가한 상태에서 짝수번째 수평 표시 라인에 대응되는 제 2 유지 전극들(Xe)에만 Vw 전압의 써넣기 펄스를 인가하여 짝수번째 수평 표시 라인에 대응되는 N/2개의 제 1 유지 전극(Y2, Y4, …, YN-2, YN) 및 제 2 유지 전극(Xe) 사이에서만 써넣기 방전이 일어나도록 한다. 이 때, 써넣기 방전이 일어난 셀의 내부 제 1 유지 전극(Y2, Y4, …, YN-2, YN)측에는 + 벽전하가 생성되고, 제 2 유지 전극(Xe)측에는 - 벽전하가 생성된다.
그 후, 소정 시간(t) 동안 전체 어드레스 전극(A1∼AM)과 제 1 유지 전극(Y1∼YN)에 인가되는 전압을 계속 0V 로 유지시키는 동시에 제 2 유지 전극(Xe, Xo)에 0V 를 인가하면 써넣기 방전에 의해 생성된 +, - 벽전하간에 자기 소거 방전이 일어나 소정 시간(t) 후에는 짝수번째 수평 표시 라인에 대응되는 각 셀의 내부에 생성되어 있던 벽전하가 소거된다.
제 1 필드의 각 서브필드의 어드레스 기간에는 전체 어드레스 전극(A1∼AM)과 제 1 유지 전극(Y1∼YN)과 제 2 유지 전극(Xe, Xo)에 0V 를 인가한 상태에서 짝수번째 수평 표시 라인에 대응되는 N/2개의 제 1 유지 전극(Y2, Y4, …, YN-2, YN)에 순차적으로 하나씩 -Vs 전압의 스캔 펄스를 인가하는 동시에 상기 스캔 펄스와 동기화된 Va 전압의 화상 펄스를 전체 어드레스 전극(A1∼AM)에 선택적으로 인가하여 제 1 유지 전극과 어드레스 전극 사이에 Va+Vs 전압의 어드레스 펄스가 인가된 셀 내부에서만 어드레스 방전이 일어나 온되도록 한다.
제 1 필드의 각 서브필드의 방전 유지 기간에는 전체 어드레스 전극(A1∼AM)과 제 1 유지 전극(Y1∼YN)과 제 2 유지 전극(Xe, Xo)에 0V 를 인가한 상태에서 짝수번째 수평 표시 라인에 대응되는 제 2 유지 전극(Xe) 및 제 1 유지 전극(Y2, Y4, …, YN-2, YN)에 교번하는 Vs 전압의 서스테인 펄스를 인가하여 바로 전의 어드레스 기간에서 온된 셀의 방전 및 발광을 유지시킨다.
결국, 짝수 필드 신호가 입력되는 1/60초 동안 상기에서 설명된 세부 과정을 거쳐 제 1 내지 X 서브필드 화면을 차례대로 구성하면 3전극 면방전 PDP 상에 제 1 필드 화면 즉, 짝수 필드 화면이 구성된다.
한편, 제 2 필드의 각 서브필드의 리셋 기간에는 도 8에 도시된 바와 같이 전체 어드레스 전극(A1∼AM)과 제 1 유지 전극(Y1∼YN)에 0V 를 인가한 상태에서 홀수번째 수평 표시 라인에 대응되는 제 2 유지 전극들(Xo)에만 Vw 전압의 써넣기 펄스를 인가하여 홀수번째 수평 표시 라인에 대응되는 N/2개의 제 1 유지 전극(Y1, Y3, …, YN-3, YN-1) 및 제 2 유지 전극(Xo) 사이에서만 써넣기 방전이 일어나도록 한다. 이 때, 써넣기 방전이 일어난 셀의 내부 제 1 유지 전극(Y1, Y3, …, YN-3, YN-1)측에는 + 벽전하가 생성되고, 제 2 유지 전극(Xo)측에는 - 벽전하가 생성된다.
그 후, 소정 시간(t) 동안 전체 어드레스 전극(A1∼AM)과 제 1 유지 전극(Y1∼YN)에 인가되는 전압을 계속 0V 로 유지시키는 동시에 제 2 유지 전극(Xe, Xo)에 0V 를 인가하면 써넣기 방전에 의해 생성된 +, - 벽전하간에 자기 소거 방전이 일어나 소정 시간(t) 후에는 홀수번째 수평 표시 라인에 대응되는 각 셀의 내부에 생성되어 있던 벽전하가 소거된다.
제 2 필드의 각 서브필드의 어드레스 기간에는 전체 어드레스 전극(A1∼AM)과 제 1 유지 전극(Y1∼YN)과 제 2 유지 전극(Xe, Xo)에 0V 를 인가한 상태에서 홀수번째 수평 표시 라인에 대응되는 N/2개의 제 1 유지 전극들(Y1, Y3, …, YN-3, YN-1)에 순차적으로 하나씩 -Vs 전압의 스캔 펄스를 인가하는 동시에 상기 스캔 펄스와 동기화된 Va 전압의 화상 펄스를 전체 어드레스 전극(A1∼AM)에 선택적으로 인가하여 제 1 유지 전극과 어드레스 전극 사이에 Va+Vs 전압의 어드레스 펄스가 인가된 셀 내부에서만 어드레스 방전이 일어나 온되도록 한다.
제 2 필드의 각 서브필드의 방전 유지 기간에는 전체 어드레스 전극(A1∼AM)과 제 1 유지 전극(Y1∼YN)과 제 2 유지 전극(Xe, Xo)에 0V 를 인가한 상태에서 홀수번째 수평 표시 라인에 대응되는 제 2 유지 전극(Xo) 및 제 1 유지 전극(Y1, Y3, …, YN-3, YN-1)에 교번하는 Vs 전압의 서스테인 펄스를 인가하여 바로 전의 어드레스 기간에서 온된 셀의 방전 및 발광을 유지시킨다.
결국, 홀수 필드 신호가 입력되는 1/60초 동안 상기에서 설명된 세부 과정을 거쳐 제 1 내지 X 서브필드 화면을 차례대로 구성하면 3전극 면방전 PDP 상에 제 2 필드 화면 즉, 홀수 필드 화면이 구성된다.
아울러, 상기 각 전극에 인가되는 전압 펄스들 Vw, Vf(방전개시전압), Vs, Va 는 종래 기술과 마찬가지로 Vw Vf Vs 및 Va+Vs Vf 를 만족하는 전압값들로 설정하고, 각 서브필드의 어드레스 기간동안 어드레스 전극들(A1∼AM)에 인가되는 화상 펄스는 각 셀에 대응되는 X 비트의 비월 화상 신호(최하위 비트 B1∼최상위 비트 BX) 중 1개 비트값에 해당되며, 보다 구체적으로는 제 1 서브필드의 어드레스 기간동안 B1이, 제 2 서브필드의 어드레스 기간동안 B2가, …, 제 X 서브필드의 어드레스 기간동안 BX가 각각 인가된다.
한편, 상기 3전극 면방전 PDP 화면의 콘트라스트는 전체 셀을 블랙 레벨로 표시할 때 1개 셀의 내부에서 일어나는 써넣기 방전의 횟수로 판단할 수 있다.
즉, 상기에서 설명된 본 발명의 일 실시예와 같이 짝수번째 수평 표시 라인이나 홀수번째 수평 표시 라인에 화상을 표시할 때 나머지 홀수번째 수평 표시 라인 또는 짝수번째 수평 표시 라인에 대응되는 제 1 및 제 2 유지 전극 사이에 써넣기 펄스를 인가하지 않으면 비월 신호의 1 프레임 화면 구성시간인 1/30초 동안 1개 셀 당 인가되는 써넣기 펄스의 개수가 종래 기술의 1/2로 줄어들어 전체 화면의 콘트라스트가 향상되는 결과를 초래한다.
예를 들어, 640×480 해상도의 3전극 면방전 PDP 상에 256(28) 계조의 비월 화상을 표시하는 경우 1 프레임 구동시간(1/30초) 동안 본 발명의 일 실시예는 1개 수평 표시 라인의 셀들마다 8개의 써넣기 펄스가 인가되는 반면 종래 기술은 1개 수평 표시 라인의 셀들마다 16개의 써넣기 펄스가 인가되므로 본 발명의 일 실시예가 종래 기술에 비해 각 셀에 표시되는 검은색이 더욱 더 검게 보인다.
아울러, 전체 화면의 측면에서 살펴보면 1개 필드 화면의 구성시간(1/60초) 동안 종래 기술은 전체 화면에 640(수직 표시 라인 개수) × 480(수평 표시 라인 개수) × 3(1개 화소가 R(Red), G(Green), B(Blue) 3개 셀로 구성됨) × 8(256 계조 구현을 위한 서브필드 개수) = 7372800개의 써넣기 펄스가 인가되는 반면, 본 발명의 일 실시예는 전체 화면에 640(수직 표시 라인 개수) × 240(짝수번째 또는 홀수번째 수평 표시 라인 개수) × 3(1개 화소가 R, G, B셀로 구성됨) × 8(256 계조 구현을 위한 서브필드 개수) = 3686400개 즉, 종래 기술의 1/2에 해당되는 써넣기 펄스가 인가되어 결국 블랙 화면이 더욱 더 검게 표시되므로 종래 기술에 비해 콘트라스트가 향상됨을 알 수 있다.
또한, 상기 3전극 면방전 PDP 화면의 휘도는 전체 셀을 화이트 레벨(white level)로 표시할 때 1개 셀 내부에서 일어나는 서스테인 방전 횟수로 판단할 수 있다.
예를 들어, 640×480 해상도의 3전극 면방전 PDP 상에 256(28) 계조의 비월 화상을 표시하는 경우 어드레스 주기가 3㎲이고 1 서브필드 내의 리셋 기간이 300㎲ 일 때 종래 기술은 1/30초 동안 리셋 기간이 300㎲ × 8(256 계조 구현을 위한 서브필드 개수) × 2(프레임 개수) = 4.8ms 이고, 어드레스 기간이 3㎲ × 480(수평 표시 라인 개수) × 8(256 계조 구현을 위한 서브필드 개수) × 2(프레임 개수) = 23.04ms 이므로 결국 1/30초 동안 방전 유지 기간이 33.34ms - 23.04ms - 4.8ms = 5.5ms 가 되는 반면,
본 발명의 일 실시예는 1/30초 동안 리셋 기간이 300㎲ × 8(256 계조 구현을 위한 서브필드 개수) × 2(필드 개수) = 4.8ms 이고, 어드레스 기간이 3㎲ × 240(짝수 또는 홀수번째 수평 표시 라인 개수) × 8(256 계조 구현을 위한 서브필드 개수) × 2(필드 개수) = 11.52ms 이므로 1/30초 동안 방전 유지 기간이 33.34ms - 11.52ms - 4.8ms = 17.02ms 가 된다.
상기와 같이 본 발명의 일 실시예는 종래 기술보다 1/30초 동안 방전 유지 기간 길이가 3배 이상 길기 때문에 본 발명의 일 실시예와 종래 기술의 서스테인 주파수가 동일하다고 가정할 경우 1개 수평 표시 라인의 셀들에 인가되는 서스테인 펄스의 개수(방전 유지 기간 × 서스테인 주파수)는 본 발명의 일 실시예가 종래 기술보다 3배 이상 많아 전체 화면의 휘도는 크게 증가된다.
이는 본 발명의 일 실시예의 경우 종래 기술보다 줄어든 어드레스 기간이 화면의 휘도에 기여하는 방전 유지 기간에 할당됨으로써 가능해진다.
또한, 본 발명의 일 실시예에 따라 도 4에 도시된 화상을 16×12 해상도의 화면에 표시하는 경우 제 1 필드에는 도 9a에 도시된 바와 같이 짝수번째 수평 표시 라인의 셀들에만 해당 화상이 표시되고, 제 2 필드에는 도 7b에 도시된 바와 같이 홀수번째 수평 표시 라인의 셀들에만 해당 화상이 표시됨으로써 결국 1/30초 후 제 1 필드 화면과 제 2 필드 화면이 겹쳐져서 구성되는 1 프레임 화면에는 도 9c에 도시된 바와 같이 원 화상(도 4에 도시됨)과 동일한 화상이 표시된다.
즉, 본 발명의 일 실시예는 종래 기술과 같이 제 1 필드 화면이나 제 2 필드의 화면 구성시 화상을 중복하여 표시하지 않기 때문에 도 9c에 도시된 바와 같이 외부에서 입력되는 원 화상을 화면 상에 그대로 표시할 수 있고, 그로 인해 화질이 크게 향상된다.
이와 같이 본 발명에 의한 3전극 면방전 PDP의 구동방법은 비월 방식으로 전송되는 화상 신호를 라인 더블링으로 표시하는 대신 짝수 필드 신호는 짝수번째 수평 표시 라인에만 표시하고, 홀수 필드 신호는 홀수번째 수평 표시 라인에만 표시하기 때문에 각 서브필드의 어드레스 기간을 1/2 로 줄이는 대신 그 기간을 방전 유지 기간에 추가로 할당할 수 있어 3전극 면방전 PDP 화면의 휘도를 크게 증가시킬 수 있고, 제 1 또는 제 2 필드 화면의 구성시 화상의 중복 표시를 방지하여 화질을 향상시킬 수 있으며, 제 1 또는 제 2 필드의 구동시 각각 짝수번째 또는 홀수번째 수평 표시 라인에 대응되는 제 1 및 제 2 유지 전극 사이에만 써넣기 펄스를 인가하기 때문에 1 프레임 동안 각 셀에 인가되는 써넣기 펄스의 개수가 1/2로 줄어들어 3전극 면방전 PDP 화면의 콘트라스트를 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 전체 화면의 각 수평 표시 라인에 대응되는 복수개의 제 1 및 제 2 유지 전극과, 상기 제 1 및 제 2 유지 전극들과 소정 공간을 사이에 두고 상호 직교하도록 형성된 복수개의 어드레스 전극의 각 교차점마다 셀이 형성된 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP라 함) 상에 짝수 필드 신호와 홀수 필드 신호로 나누어져 입력되는 비월 신호(interlaced signal)를 표시하기 위하여 1 프레임을 제 1 필드와 제 2 필드로 분할 구동하고, 상기 제 1 필드와 제 2 필드를 각각 복수개의 서브필드(sub-field)로 분할 구동하며, 상기 각 서브필드를 리셋 기간과 어드레스 기간과 방전 유지 기간으로 분할 구동하는 3전극 면방전 PDP의 구동방법에 있어서, 상기 제 1 필드의 각 서브필드의 어드레스 기간에는 상기 짝수 필드 신호에 따라 전체 화면의 짝수번째 수평 표시 라인에 대응되는 제 1 유지 전극들과 전체 어드레스 전극 사이에 선택적으로 제 1 전압의 펄스를 인가하여 전체 짝수번째 수평 표시 라인의 셀들 중 상기 제 1 전압의 펄스가 인가된 셀만 온(on)되도록 하고, 상기 제 2 필드의 각 서브필드의 어드레스 기간에는 상기 홀수 필드 신호에 따라 전체 화면의 홀수번째 수평 표시 라인에 대응되는 제 1 유지 전극들과 전체 어드레스 전극 사이에 선택적으로 상기 제 1 전압의 펄스를 인가하여 전체 홀수번째 수평 표시 라인의 셀들 중 상기 제 1 전압의 펄스가 인가된 셀만 온되도록 하는 것을 특징으로 하는 3전극 면방전 PDP의 구동방법.
  2. 제 1 항에 있어서, 상기 제 1 필드의 각 서브필드의 리셋 기간에는 전체 화면의 짝수번째 수평 표시 라인에 대응되는 제 1 및 제 2 유지 전극들 사이에만 상기 제 1 전압보다 큰 제 2 전압의 펄스를 인가하여 전체 짝수번째 수평 표시 라인의 셀들 내부에만 벽전하를 생성시킨 후 소정 시간동안 전체 짝수번째 수평 표시 라인에 대응되는 제 1 및 제 2 유지 전극들에 0V를 인가하여 상기 제 2 전압의 펄스로 인해 각 셀의 내부에 생성된 벽전하를 소거시키고, 상기 제 2 필드의 각 서브필드의 리셋 기간에는 전체 화면의 홀수번째 수평 표시 라인에 대응되는 제 1 및 제 2 유지 전극들 사이에만 상기 제 2 전압의 펄스를 인가하여 전체 홀수번째 수평 표시 라인의 셀들 내부에만 벽전하를 생성시킨 후 소정 시간동안 전체 홀수번째 수평 표시 라인에 대응되는 제 1 및 제 2 유지 전극들에 0V를 인가하여 상기 제 2 전압의 펄스로 인해 각 셀의 내부에 생성된 벽전하를 소거시키는 것을 특징으로 하는 3전극 면방전 PDP의 구동방법.
  3. 제 1 항에 있어서, 상기 제 1 필드의 각 서브필드의 방전 유지 기간에는 전체 화면의 짝수번째 수평 표시 라인에 대응되는 제 1 및 제 2 유지 전극들 사이에만 상기 제 1 전압보다 작은 제 3 전압의 펄스를 인가하여 바로 전의 어드레스 기간에서 온된 셀의 방전 및 발광을 유지시키고, 상기 제 2 필드의 각 서브필드의 방전 유지 기간에는 전체 화면의 홀수번째 수평 표시 라인에 대응되는 제 1 및 제 2 유지 전극들 사이에만 상기 제 3 전압의 펄스를 인가하여 바로 전의 어드레스 기간에서 온된 셀의 방전 및 발광을 유지시키는 것을 특징으로 하는 3전극 면방전 PDP의 구동방법.
  4. 제 1 항, 제 2 항 또는 제 3 항에 있어서, 전체 화면의 홀수번째 수평 표시 라인에 대응되는 제 1 유지 전극들끼리 전체 화면의 짝수번째 수평 표시 라인에 대응되는 제 1 유지 전극들끼리 각각 공통으로 구동시키는 것을 특징으로 하는 3전극 면방전 PDP의 구동방법.
  5. 제 1 항, 제 2 항 또는 제 3 항에 있어서, 상기 제 1 필드 동안에는 전체 화면의 홀수번째 수평 표시 라인에 대응되는 제 1 및 제 2 유지 전극들에 모두 0V를 인가하여 전체 홀수번째 수평 표시 라인의 셀들을 블랙 레벨(black level)로 표시하고, 상기 제 2 필드 동안에는 전체 화면의 짝수번째 수평 표시 라인에 대응되는 제 1 및 제 2 유지 전극들에 모두 0V를 인가하여 전체 짝수번째 수평 표시 라인의 셀들을 블랙 레벨로 표시하는 것을 특징으로 하는 3전극 면방전 PDP의 구동방법.
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* Cited by examiner, † Cited by third party
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KR100416143B1 (ko) * 2001-08-24 2004-01-28 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 계조 표시 방법 및 그 장치
KR100702053B1 (ko) * 2005-05-19 2007-03-30 엘지전자 주식회사 플라즈마 디스플레이 장치
KR100823484B1 (ko) * 2007-01-23 2008-04-21 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 방법

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