KR100441105B1 - 3전극 면방전 플라즈마 디스플레이 패널의 구동방법 - Google Patents

3전극 면방전 플라즈마 디스플레이 패널의 구동방법 Download PDF

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Abstract

본 발명은 전체 화면이 매트릭스 형태의 M×N개 셀로 이루어진 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP 라 함) 상에 2X계조(gray scale) 화상을 표시하기 위하여 방전 유지 기간이 각각 20: 21: 22: 23: …: 2X-1비율로 할당된 X개의 서브필드(sub-field) 화면을 정해진 시간 동안 셀 단위로 선택 조합하여 1 프레임 화면을 구성하는 3전극 면방전 PDP의 구동방법에 있어서, 상기 각 서브필드 화면의 방전 유지 기간이 20: 21: 22: 23: …: 2X-1비율로 할당됨으로써 1 프레임 화면의 구성 후 남게 되는 무효 시간(dead time)을 해당 프레임의 적어도 하나 이상의 서브필드와 서브필드 사이에 전체 셀의 내부 벽전하를 소거시키는 전면 소거 기간으로 할당하는 3전극 면방전 PDP의 구동방법에 관한 것으로서, 각 서브필드의 방전 유지 기간 길이가 1: 2: 4: 8: 16: … 의 비율로 할당됨으로써 1 프레임 화면의 구성 후 필연적으로 남게 되는 무효 시간을 해당 프레임의 적어도 하나 이상의 서브필드와 서브필드 사이에 전체 셀의 내부 벽전하를 소거시키는 전면 소거 기간으로 할당하기 때문에 3전극 면방전 PDP 화면의 콘트라스트를 크게 향상시킬 수 있는 효과가 있다.

Description

3전극 면방전 플라즈마 디스플레이 패널의 구동방법
본 발명은 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP라 함)의 구동방법에 관한 것으로서, 특히 ADS 서브필드 방식(Addressing and Display System sub-field method)에 따라 3전극 면방전 PDP 상에 계조(gray scale) 화상을 디스플레이시키는 3전극 면방전 PDP의 구동방법에 관한 것이다.
현대는 정보화 사회라고 불려지고 있는 만큼 정보 처리 시스템의 발전과 보급 증가에 따라 디스플레이의 중요성이 증대되고, 그 종류도 점차 다양화되고 있다.
이전부터 디스플레이로 가장 많이 이용되어 오던 CRT(Cathode Ray Tube)는 사이즈가 크고, 동작 전압이 높으며, 표시 일그러짐이 발생하는 등 여러 가지 문제점을 가지고 있어 화면의 대형화, 평면화를 목표로 하는 최근의 추세에 적합하지 않아 최근에는 매트릭스 구조를 가지는 각종 평면 디스플레이의 연구 개발이 활발히 진행되고 있다.
상기 평면 디스플레이 중 차세대 대화면 평면 디스플레이로 각광받고 있는 것이 PDP(Plasma Display Panel)이다. 상기 PDP는 화면이 크고 두께가 얇아 벽걸이 텔레비전, 가정 극장용(home theater) 디스플레이, 각종 모니터 등에 응용되고 있다.
도 1에는 가장 많이 사용되고 있는 PDP 중 하나인 3전극 면방전 PDP와, 상기 3전극 면방전 PDP 상에 동화상(moving image) 또는 정지화상(still image)을 디스플레이시키는 구동장치의 간략화된 구성이 도시되어 있다.
도 1에서 참조번호 10은 교대로 하나씩 상호 평행하게 배열된 N개의 제 1 유지 전극(Y1∼YN) 및 N개의 제 2 유지 전극(X1∼XN)과, 상기 제 1 유지 전극들(Y1∼YN) 및 제 2 유지 전극들(X1∼XN)과 소정 공간을 사이에 두고 직교하도록 배열된 M개의 어드레스 전극(A1∼AM)을 구비한 3전극 면방전 PDP를 나타낸다. 여기서, 제 2 유지 전극들(X1∼XN)은 일단이 공통으로 연결되어 있고, 제 1 유지 전극들(Y1∼YN)은 각각 독립되어 있으며, N개의 제 1 유지 전극(Y1∼YN) 및 제 2 유지 전극(X1∼XN)과 M개의 어드레스 전극(A1∼AM)의 각 교차점마다 셀이 형성되어 3전극 면방전 PDP(10)의 전체 화면은 매트릭스 형태의 M×N개 셀로 구성되어 있다.
상기 3전극 면방전 PDP(10)의 각 셀의 구성을 도 2에 도시된 i 번째 행과 j 번째 열의 셀을 예로 들어 설명하면 다음과 같다.
먼저, 상호 평행한 i 번째 제 1 유지 전극(Yi)과 i 번째 제 2 유지 전극(Xi)이 화상의 표시면인 전면 기판(11)의 일면에 형성되어 있고, 상기 제 1 유지 전극(Yi)과 제 2 유지 전극(Xi) 위에 방전시 방전 전류를 제한하고 벽전하의 생성을 용이하게 하는 유전체층(12)이 형성되어 있고, 상기 유전체층(12) 위에 방전시 일어나는 스퍼터링(sputtering)으로부터 상기 제 1 유지 전극(Yi)과 제 2 유지 전극(Xi)과 유전체층(12)을 보호하는 산화마그네슘(MgO) 보호막(13)이 형성되어 있다.
또한, j 번째 어드레스 전극(Aj)이 전면 기판(11)과 소정 거리를 사이에 두고 평행하게 위치한 배면 기판(14) 중 상기 전면 기판(11)과의 대향면에 형성되어 있고, 상기 전면 기판(11)과 배면 기판(14) 사이에는 셀간 혼색을 방지하고 방전공간을 확보하는 제 1, 2 격벽(15a, 15b)이 배열 형성되어 있고, 상기 어드레스 전극(Aj) 위와 제 1, 2 격벽(15a, 15b)의 일부에 형광체(16)가 도포되어 있으며, 방전공간 내부에는 방전가스가 주입되어 있다.
상기와 같이 구성된 3전극 면방전 PDP(10)의 각 셀의 기본 구동 원리는 제 1 유지 전극(Yi)과 어드레스 전극(Aj) 간에 방전을 일으켜 방전가스를 플라즈마 상태로 만들어 자외선을 발생시키고, 그 자외선이 형광체(16)를 여기시켜 가시광이 발생되도록 하며, 제 1 유지 전극(Yi)과 제 2 유지 전극(Xi) 간에 방전을 일으켜 가시광의 발생을 유지시키는 것이다.
아울러, 도 1에서 참조번호 20은 제 1 유지 전극들(Y1∼YN)의 일단이 출력단자에 일대일 대응으로 접속되어 있는 Y 구동부를 나타내고, 30은 제 2 유지 전극들(X1∼XN)의 일단이 출력단자에 공통으로 접속되어 있는 X 구동부를 나타내고, 40은 어드레스 전극들(A1∼AM)의 일단이 출력단자에 일대일 대응으로 접속되어 있는 어드레스 구동부를 나타내며, 50은 각종 외부 입력에 따라 각종 구동 전압 파형과 제어신호를 발생시켜 상기 X 구동부(20)와 Y 구동부(30)와 어드레스 구동부(40)에 공급하는 제어부를 나타낸다.
상기 제어부(50)는 보다 구체적으로 외부에서 입력되는 아날로그 화상 신호(IMAGE)를 디지털화하여 디지털 화상 신호를 출력하고, 상기 디지털 화상 신호, 클록(CLK), 수평 동기신호(HS) 및 수직 동기신호(VS)에 따라 각종 구동 전압 파형과 제어신호를 발생시킨다.
한편, 상기와 같이 구성된 3전극 면방전 PDP(10)의 각 셀의 계조(gray scale) 구현은 방전의 강약 조정이 난이한 관계로 단위 시간당 방전 횟수를 통해 구현하고, 매 프레임(frame)마다 각 셀의 방전 횟수를 0∼2X-1회로 나누어 방전시키면 1 프레임 동안의 방전 횟수에 따라 각 셀의 밝기가 달라져서 결국 전체 화면에 2X계조의 화상 즉, 각 셀마다 0∼2X-1 레벨(level) 중 한가지 레벨의 화상이 표시된다.
상기와 같은 개념을 토대로 한 계조 구현 방법 중 하나가 ADS 서브필드 방식으로서, 상기 ADS 서브필드 방식은 각 셀이 온(on), 오프(off)의 두 가지 상태로 작동하는 것과 2X계조를 구현하는 것에 근거를 둔 2진수 X 비트 체계를 이용하여 1 프레임을 방전 횟수(즉, 방전 유지 기간)가 서로 다른 X개의 서브필드로 분할 구동한다.
다음에서는 종래 기술의 ADS 서브필드 방식 중 하나를 예로 들어 그에 따른 화상 표시 과정을 보다 구체적으로 설명한다.
도 3에는 일반적인 ADS 서브필드 방식에 따른 256(28) 계조 구현시 1 프레임의 세부 구성도가 도시되어 있고, 도 4에는 도 3에 도시된 제 1 및 제 2 서브필드 동안 도 1에 도시된 3전극 면방전 PDP의 각 전극에 인가되는 구동 전압 파형들의 타이밍도가 도시되어 있다.
먼저, 28계조 구현을 위하여 1 프레임은 도 3에 도시된 바와 같이 8개의 서브필드(SF1∼SF8)로 분할 구동되고, 각 서브필드(SF1∼SF8)는 리셋 기간과 어드레스 기간과 방전 유지 기간으로 분할 구동된다.
상기 각 서브필드(SF1∼SF8)의 리셋 기간에는 도 4에 도시된 바와 같이 전체 어드레스 전극들(A1∼AM)과 제 1 유지 전극들(Y1∼YN)에 0V 를 인가한 상태에서 제 2 유지 전극들(X1∼XN)에 VW전압의 써넣기 펄스(writing pulse)를 인가하여 전체 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X1∼XN) 간에 써넣기 방전이 일어나 전체 셀의 내부에 벽전하가 생성되도록 한다.
그 후, 소정 시간 동안 전체 어드레스 전극들(A1∼AM)과 제 1 유지 전극들(Y1∼YN)에 계속 0V 를 인가하는 동시에 전체 제 2 유지 전극들(X1∼XN)에 0V 를 인가하여 써넣기 방전에 의해 생성된 전체 셀의 내부 벽전하가 자체 소거되도록 한다.
각 서브필드(SF1∼SF8)의 어드레스 기간에는 제 1 유지 전극들(Y1∼YN)에 순차적으로 하나씩 -VS의 스캔 펄스(scan pulse)를 인가하는 동시에 각 셀에 해당되는 디지털 화상 신호에 따라 상기 스캔 펄스와 동기화된 VA전압의 화상 펄스(image pulse)를 전체 어드레스 전극들(A1∼AM)에 선택적으로 인가하여 VS+VA전압이 인가된 제 1 유지 전극과 어드레스 전극 사이에서 어드레스 방전이 일어나도록 함으로써 어드레스 방전이 일어난 해당 셀이 온되어 그 내부에 벽전하가 생성되도록 한다.
각 서브필드(SF1∼SF8)의 방전 유지 기간에는 전체 어드레스 전극들(A1∼AM)에 VA1전압을 인가하고, 전체 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X1∼XN)에 0V 를 인가한 상태에서 전체 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X1∼XN)에 서로 180°의 위상차를 가지고 교번하는 VS전압의 서스테인 펄스(sustain pulse)를 각각 인가하여 바로 전의 어드레스 기간에서 온된 셀의 방전 및 발광을 유지시킨다.
상기 방전 유지 기간동안 전체 어드레스 전극들(A1∼AM)에 VA1전압을 인가하는 것은 어드레스 전극들(A1∼AM)과 제 1 유지 전극들(Y1∼YN) 및 제 2 유지 전극들(X1∼XN) 간에 방전이 일어나는 것을 방지하기 위함이다.
상기에서 각 전극에 인가되는 전압 펄스들 VW, VF(방전개시전압), VS, VA, VA1은 각각 VW>> VF> VS와 VA> VA1와 VA+VS> VF를 만족하는 전압값들로 설정한다.
또한, 각 서브필드(SF1∼SF8)의 어드레스 기간동안 어드레스 전극들(A1∼AM)에 인가되는 화상 펄스는 각 셀에 해당되는 8 비트의 디지털 화상 신호(최하위 비트 B1∼최상위 비트 B8) 중 1개 비트값에 해당되며, 보다 구체적으로는 제 1 서브필드(SF1)의 어드레스 기간동안 B1이, 제 2 서브필드(SF2)의 어드레스 기간동안 B2가, …, 제 8 서브필드(SF8)의 어드레스 기간동안 B8이 각각 인가된다.
아울러, 각 서브필드의(SF1∼SF8) 방전 유지 기간동안 전체 제 1 유지 전극들(Y1∼YN)과 제 2 유지 전극들(X1∼XN)에 인가되는 서스테인 펄스 개수는 보통 SF1: SF2: SF3: SF4: SF5: SF6: SF7: SF8 = 1: 2: 4: 8: 16: 32: 64: 128 로 설정되어 256 계조 구현을 가능하게 한다.
결과적으로 상기에서 설명된 세부 과정을 거쳐 1 프레임 구동시간 동안 제 1 내지 8 서브필드(SF1∼SF8) 화면을 차례대로 구성하면 3전극 면방전 PDP 상에 1 프레임의 256 계조 화상이 표시된다.
한편, 상기와 같이 제 1 내지 제 8 서브필드 화면을 순서대로 구성하여 1 프레임 화면을 완성하는 경우 임의의 셀의 밝기 레벨이 128에서 127로 바뀌면 단위 시간 내의 밝기가 순간적으로 증가하여 상기 셀의 밝기 레벨이 255가 되었다가 127로 떨어지는 현상이 발생하게 된다. 이것을 윤곽선 잡음(contour noise)라 하고, 상기 윤곽선 잡음은 밝기 레벨 128과 127 사이에서 가장 심하게 나타난다.
상기와 같은 윤곽선 잡음을 줄이기 위하여 종래에는 도 5에 도시된 바와 같이 제 1 내지 제 8 서브필드(SF1∼SF8) 화면을 순서대로 구성하는 대신 제 3 서브필드(SF3) 화면 다음에 제 8 서브필드(SF8) 화면을 먼저 구성한 후 나머지 제 4 내지 7 서브필드(SF4∼SF7) 화면을 순서대로 구성하는 방법을 사용하였다.
상기와 같은 방법으로 1 프레임 화면을 구성하면 윤곽선 잡음이 가장 심하게 나타나던 128 레벨과 127 레벨 사이에서 윤곽선 잡음이 크게 줄어들게 된다.
한편, 외부에서 연속적으로 입력되는 아날로그 화상 신호가 순차 방식(sequential system)으로 전송되는 화상 신호 예를 들어, VGA(Video Graphic Array) 신호일 경우 1/60초(약 16.67ms) 동안 1 프레임 화면이 구성되어야 한다.
상기에서 설명된 일반적인 ADS 서브필드 방식에 따르면 2X계조의 구현을 위하여 제 1 내지 X 서브필드의 방전 유지 기간은 각각 20: 21: 22: 23: …: 2X-1비율로 할당되는데, 순차신호의 1 프레임 구동시간인 1/60초에서 각 서브필드의 리셋 기간과 어드레스 기간을 제외한 나머지 기간을 각 서브필드의 방전 유지 기간 길이 상대비(20: 21: 22: 23: …: 2X-1)로 나누어 할당하면 1 프레임 화면의 구성 후 다음 프레임의 구동이 시작되기 전에 소정 시간이 남게 되는데, 그 시간을 무효 시간(dead time)이라 한다.
예를 들어, 640×480 해상도의 3전극 면방전 PDP 상에 256 계조의 화상을 디스플레이시키는 경우 도 3에 도시된 바와 같이 제 1 내지 제 8 서브필드(SF1∼SF8) 화면의 구성 후 다음 프레임의 구동이 시작되기 전에 약 1∼1.3ms 정도의 무효 시간이 남게 된다.
즉, 종래에는 각 서브필드의 방전 유지 기간 길이가 구현하고자 하는 계조에 따라 20: 21: 22: 23: … 비율로 각각 할당됨으로써 1 프레임 화면의 구성 후 비교적 많은 무효 시간(dead time)이 남게 된다.
따라서, 상기한 무효 시간을 3전극 면방전 PDP 화면의 구성에 효과적으로 사용하기 위한 여러 가지 방법들이 연구되고 있다.
본 발명은 그 중 한가지 방법으로서, 각 프레임 화면의 구성 후 남게 되는 무효 시간을 해당 프레임의 적어도 하나 이상의 서브필드와 서브필드 사이에 전체 셀의 내부 벽전하를 소거시키는 전면 소거 기간으로 할당함으로써 3전극 면방전 PDP 화면의 콘트라스트 증가를 가능하게 하는 3전극 면방전 PDP의 구동방법을 제공함에 그 목적이 있다.
도 1은 일반적인 3전극 면방전 플라즈마 디스플레이 패널 및 그 구동장치의 간략화된 구성을 나타내는 블록도,
도 2는 도 1에 도시된 3전극 면방전 플라즈마 디스플레이 패널 중 1개 셀의 단면도(단, 전면 기판 90°회전됨),
도 3은 일반적인 ADS 서브필드 방식에 따른 256 계조(gray scale) 구현시 1 프레임의 세부 구성도,
도 4는 도 3에 도시된 제 1 및 제 2 서브필드 동안 각 전극에 인가되는 전압 파형들의 타이밍도,
도 5는 화면의 윤곽선 잡음(contour noise)을 줄이기 위한 종래 기술의 구동 방법에 따른 256 계조 구현시 1 프레임의 세부 구성도,
도 6은 본 발명의 일 실시예에 따른 256 계조 구현시 1 프레임의 세부 구성도,
도 7은 도 6에 도시된 전면 소거 기간동안 도 1에 도시된 3전극 면방전 플라즈마 디스플레이 패널의 각 전극에 인가되는 구동 전압 파형들의 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
10: 3전극 면방전 플라즈마 디스플레이 패널
20: Y 구동부 30: X 구동부
40: 어드레스 구동부 50: 제어부
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 3전극 면방전 PDP의 구동방법은 교대로 하나씩 상호 평행하게 배열된 N개의 제 1 및 제 2 유지 전극과, 상기 제 1 및 제 2 유지 전극들과 소정 공간을 사이에 두고 직교하도록 상호 평행하게 배열된 M개의 어드레스 전극에 의해 전체 화면이 매트릭스 형태의 M×N개 셀로 이루어진 3전극 면방전 PDP 상에 2X계조 화상을 표시하기 위하여 방전 유지 기간이 각각 20: 21: 22: 23: …: 2X-1비율로 할당된 X개의 서브필드 화면을 정해진 시간 동안 셀 단위로 선택 조합하여 1 프레임 화면을 구성하는 3전극 면방전 PDP의 구동방법에 있어서, 상기 각 서브필드 화면의 방전 유지 기간이 20: 21: 22: 23: …: 2X-1비율로 할당됨으로써 1 프레임 화면의 구성 후 남게 되는 무효 시간을 해당 프레임의 적어도 하나 이상의 서브필드와 서브필드 사이에 전체 셀의 내부 벽전하를 소거시키는 전면 소거 기간으로 할당하는 것을 특징으로 한다.
본 발명의 실시예에 의하면 상기 전면 소거 기간에는 상기 M개의 어드레스 전극과 상기 N개의 제 1 및 제 2 유지 전극에 각각 0V 를 인가한 상태에서 상기 N개의 제 1 및 제 2 유지 전극 사이에 소정 전압의 소거 펄스를 인가하여 전체 셀의 내부 벽전하를 소거시키는 것이 바람직하다.
이하, 본 발명의 일 실시예를 첨부한 도면을 참조하여 보다 상세하게 설명한다.
본 발명의 일 실시예가 적용되는 3전극 면방전 PDP는 도 1 및 도 2에 도시된 일반적인 3전극 면방전 PDP의 구성과 동일하므로 설명을 생략한다.
도 6에는 본 발명의 일 실시예에 따른 256 계조 구현시 1 프레임의 세부 구성도가 도시되어 있고, 도 7에는 도 6에 도시된 전면 소거 기간동안 도 1에 도시된 3전극 면방전 PDP의 각 전극에 인가되는 구동 전압 파형들의 타이밍도가 도시되어 있다.
본 발명의 일 실시예에 의한 3전극 면방전 PDP의 구동방법은 도 6에 도시된 바와 같이 256 계조 구현을 위하여 1 프레임을 8개의 서브필드(SF1∼SF8)로 분할 구동하고, 각 서브필드(SF1∼SF8)는 종래 기술에서 설명된 바와 같이 리셋 기간과 어드레스 기간과 방전 유지 기간으로 분할 구동하고, 종래 기술에서 설명된 바와 같이 화면에 나타나는 윤곽선 잡음을 줄이기 위하여 8개 서브필드(SF1∼SF8) 화면을 제 1 서브필드(SF1), 제 2 서브필드(SF2), 제 3 서브필드(SF3), 제 8 서브필드(SF8), 제 4 서브필드(SF4), 제 5 서브필드(SF5), 제 6 서브필드(SF6), 제 7 서브필드(SF7)의 순서로 구성하며, 각 서브필드(SF1∼SF8)마다 20: 21: 22: 23: …: 2X-1에 비례하는 방전 유지 기간이 각각 할당됨으로써 1 프레임 화면의 구성 후 남게 되는 무효 시간을 이전 프레임과 제 1 서브필드(SF1) 사이 및 제 8 서브필드(SF8)와 제 4 서브필드(SF4) 사이에 전체 셀의 내부 벽전하를 소거시키는 전면 소거 기간으로 각각 할당한다.
예를 들어, 1/60초 동안 640×480 해상도 3전극 면방전 PDP 상에 256 계조의 1 프레임 화상을 디스플레이시키는 경우 도 4에 도시된 바와 같이 1 프레임 화면의 구성 후 남게 되는 1∼1.3ms의 무효 시간을 1/2로 나누어 도 7에 도시된 바와 같이 이전 프레임과 제 1 서브필드(SF1) 사이 및 제 8 서브필드(SF8)와 제 4 서브필드(SF4) 사이에 각각 전면 소거 기간으로 할당한다.
아울러, 각각에 할당된 방전 유지 기간의 길이가 긴 제 8 서브필드(SF8)와 제 7 서브필드(SF7) 화면의 구성 후 각각 전체 셀의 내부 벽전하를 소거시킴으로써 3전극 면방전 PDP 화면의 콘트라스트가 크게 향상된다.
또한, 상기 각 서브필드(SF1∼SF8)의 리셋 기간과 어드레스 기간과 방전 유지 기간동안 각 전극에 인가되는 구동 전압 파형은 도 7에 도시된 바와 같이 종래 기술(도 4)과 동일하며, 제 8 서브필드(SF8)와 제 4 서브필드(SF4) 사이에 삽입된 전면 소거 기간에는 도 7에 도시된 바와 같이 M개의 어드레스 전극(A1∼AM)과 N개의 제 1 유지 전극(Y1∼YN) 및 제 2 유지 전극(X1∼XN)에 각각 0V 를 인가한 상태에서 전체 제 2 유지 전극(X1∼XN)에 VS의 소거 펄스를 인가하여 전체 셀의 내부 벽전하를 소거시킨다.
상기에서 제 3 서브필드(SF3)와 제 8 서브필드(SF8) 사이의 전면 소거 기간동안 각 전극에 인가되는 구동 전압 파형들은 이전 프레임의 제 7 서브필드와 현재 프레임의 제 1 서브필드(SF1) 사이의 전면 소거 기간에도 동일하게 적용된다.
아울러, 상기에서 설명된 무효 시간을 1 프레임 내에 적어도 하나 이상의 전면 소거 기간으로 나누어 할당하는 본 발명의 3전극 면방전 PDP의 구동방법은 도 3에 도시된 1 프레임 화면의 세부 구성도에 적용되어도 상기에서 설명된 본 발명의 일 실시예와 같이 3전극 면방전 PDP 화면의 콘트라스트가 향상된다.
이와 같이 본 발명에 의한 3전극 면방전 PDP의 구동방법은 각 서브필드의 방전 유지 기간 길이가 1: 2: 4: 8: 16: … 의 비율로 할당됨으로써 1 프레임 화면의 구성 후 필연적으로 남게 되는 무효 시간을 해당 프레임의 적어도 하나 이상의 서브필드와 서브필드 사이에 전체 셀의 내부 벽전하를 소거시키는 전면 소거 기간으로 할당하기 때문에 3전극 면방전 PDP 화면의 콘트라스트를 크게 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 교대로 하나씩 상호 평행하게 배열된 N개의 제 1 및 제 2 유지 전극과, 상기 제 1 및 제 2 유지 전극들과 소정 공간을 사이에 두고 직교하도록 상호 평행하게 배열된 M개의 어드레스 전극에 의해 전체 화면이 매트릭스 형태의 M×N개 셀로 이루어진 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP 라 함) 상에 2X계조(gray scale) 화상을 표시하기 위하여 방전 유지 기간이 각각 20: 21: 22: 23: …: 2X-1비율로 할당된 X개의 서브필드(sub-field) 화면을 정해진 시간 동안 셀 단위로 선택 조합하여 1 프레임 화면을 구성하는 3전극 면방전 PDP의 구동방법에 있어서,
    상기 각 서브필드 화면의 방전 유지 기간이 20: 21: 22: 23: …: 2X-1비율로 할당됨으로써 1 프레임 화면의 구성 후 남게 되는 무효 시간(dead time)을 해당 프레임의 적어도 하나 이상의 서브필드와 서브필드 사이에 전체 셀의 내부 벽전하를 소거시키는 전면 소거 기간으로 할당하는 것을 특징으로 하는 3전극 면방전 PDP의 구동방법.
  2. 제 1 항에 있어서,
    상기 전면 소거 기간에는 상기 M개의 어드레스 전극과 상기 N개의 제 1 및 제 2 유지 전극에 각각 0V 를 인가한 상태에서 상기 N개의 제 1 및 제 2 유지 전극 사이에 소정 전압의 소거 펄스를 인가하여 전체 셀의 내부 벽전하를 소거시키는 것을 특징으로 하는 3전극 면방전 PDP의 구동방법.
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