KR100529955B1 - 3전극면방전플라즈마디스플레이패널의구동방법및그구동회로 - Google Patents
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Abstract
본 발명은 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP라 함)의 각 셀의 어드레스 방전 전압을 검사하여 전체 화면을 서로 다른 어드레스 방전 전압이 요구되는 복수개의 어드레스 영역으로 수직 분할한 후, 상기 각 어드레스 영역별로 요구되는 어드레스 방전 전압의 크기에 따라 각각의 어드레스 영역에 위치한 어드레스 전극들에 구동 전압의 크기는 동일하고, 상기 인가되는 구동전압의 펄스폭이 서로 다른 기입 펄스를 인가하는 3전극 면방전 PDP의 구동방법 및 그 구동회로에 관한 것으로서, 3전극 면방전 PDP가 대형화됨에 따라 필연적으로 나타나게 되는 구조적 결함 즉, 각 셀의 어드레스 방전 전압 불균일 현상을 해소하기 위하여 어드레스 전극들에 인가되는 기입 펄스의 폭을 조절하기 때문에 기입 펄스의 구동전압 가변에 따른 어드레스 구동 IC 의 가격 상승 없이 3전극 면방전 PDP 화면의 화질을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 교류 플라즈마 디스플레이 패널의 구동방법 및 그 구동회로에 관한 것으로서, 특히 각 셀마다 3개의 전극이 구비된 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP라 함)의 구동방법 및 그 구동회로에 관한 것이다.
현대는 정보화 사회라고 불려지고 있는 만큼 정보 처리 시스템의 발전과 보급 증가에 따라 디스플레이의 중요성이 증대되고, 그 종류도 점차 다양화되고 있다.
이전부터 디스플레이로 가장 많이 이용되어 오던 CRT(Cathode Ray Tube)는 사이즈가 크고, 동작 전압이 높으며, 표시 일그러짐이 발생하는 등 여러 가지 문제점을 가지고 있어 화면의 대형화, 평면화를 목표로 하는 최근의 추세에 적합하지 않아 최근에는 매트릭스 구조를 가지는 각종 평면 디스플레이의 연구 개발이 활발히 진행되고 있다.
상기 평면 디스플레이 중 차세대 대화면 평면 디스플레이로 각광받고 있는 것이 PDP(Plasma Display Panel)이다. 상기 PDP는 화면이 크고 두께가 얇아 벽걸이 텔레비전, 가정 극장용(home theater) 디스플레이, 워크스테이션용 모니터 등으로 응용되고 있다.
또한, 상기 PDP는 구동전압의 형태에 따라 크게 교류(AC: Alternating Current) PDP와 직류(DC: Direct Current) PDP로 구분되는데, 상기 교류 PDP는 정현파 교류 전압 또는 펄스 전압에 의해 구동되고, 직류 PDP는 직류 전압에 의해 구동된다.
도 1에는 교류 PDP 중 가장 많이 사용되고 있는 640×480 해상도의 컬러 3전극 면방전 PDP와, 상기 3전극 면방전 PDP 상에 동화상(moving image) 또는 정지화상(still image)을 표시하는 종래 기술에 의한 3전극 면방전 PDP 구동회로의 간략화된 구성이 도시되어 있다.
도 1에서 참조번호 10은 480개의 제 1 유지 전극(Y1∼Y480)과 480개의 제 2 유지 전극(X1∼X480)이 교대로 하나씩 상호 평행하게 배열되어 있고, 1920개의 어드레스 전극(A1∼A1920)이 상기 제 1 및 제 2 유지 전극들(Y1∼Y480, X1∼X480)과 소정 공간을 사이에 두고 직교하도록 배열되어 있으며, 480개의 제 1 및 제 2 유지 전극(Y1 ∼Y480, X1∼X480)과 1920개의 어드레스 전극(A1∼A1920)의 각 교차점마다 셀이 형성되어 전체 화면이 매트릭스 형태의 480×1920개 R(Red), G(Green), B(Blue)셀로 구성되어 있는 640×480 해상도의 컬러 3전극 면방전 PDP를 나타낸다.
상기 480개 제 2 유지 전극(X1∼X480)은 제 2 공통 유지 전극(X)에 의해 상호 병렬로 연결되어 있다.
상기 3전극 면방전 PDP(10)의 각 셀의 구성을 도 2에 도시된 i 번째 행과 j 번째 열에 위치한 셀의 단면도(단, 전면 기판은 90°회전됨)를 참조하여 설명하면 다음과 같다.
먼저, 상호 평행한 i 번째 제 1유지 전극(Yi)과 i 번째 제 2 유지 전극(Xi)이 화상의 표시면인 전면 기판(11)의 일면에 형성되어 있고, 상기 제 1 유지 전극(Yi)과 제 2 유지 전극(Xi) 위에 방전시 방전 전류를 제한하고 벽전하의 생성을 용이하게 하는 유전체층(12)이 형성되어 있고, 상기 유전체층(12) 위에 방전시 일어나는 스퍼터링(sputtering)으로부터 상기 제 1 유지 전극(Yi)과 제 2 유지 전극(Xi)파 유전체층(12)을 보호하는 산화마그네슘(MgO) 보호막(13)이 형성되어 있다.
또한, 상기 전면 기판(11)과 소정 거리를 사이에 두고 대향되게 위치한 배면기판(14) 중 상기 전면 기판(11)과의 대향면에 j 번째 어드레스 전극(Aj)이 형성되어 있고, 상기 어드레스 전극(Aj)의 양측에 셀간 혼색을 방지하고 방전공간을 확보하는 제 1, 2 격벽(l5a, l5b)이 상기 어드레스 전극(Aj)과 평행하게 각각 형성되어 있고, 상기 어드레스 전극(Aj) 위와 제 1, 2 격벽(l5a, l5b)의 일부에 형광체(16)가 도포되어 있으며, 방전공간 내부에는 방전가스가 주입되어 있다.
상기와 같이 구성된 3전극 면방전 PDP의 각 셀의 기본 구동 원리는 다음과 같다.
도 1에서 참조번호 20은 3전극 면방전 PDP(10)의 제 1 유지 전극들(Y1∼Y480)과 일대일 대응으로 연결되어 상기 제 1 유지 전극들(Y1∼Y480)에 구동 펄스를 공급하는 Y 구동부를 나타내고,30은 3전극 면방전 PDP(10)의 제 2 공통 유지 전극(X)과 연결되어 상기 제 2 공통 유지 전극(X)을 통해 제 2 유지 전극들(X1∼X480)에 구동 펄스를 공급하는 X 구동부를 나타내고,40은 3전극 면방전 PDP(10)의 어드레스 전극들(A1∼A1920)과 일대일 대응으로 연결되어 각 셀에 해당되는 디지털 화상 신호의 비트값에 따라 상기 어드레스 전극들(A1∼A1920)에 선택적으로 구동 펄스를 공급하는 어드레스 구동부를 나타내며,50은 외부에서 입력되는 아날로그 화상 신호(IMAGE)를 디지털화하여 디지털 화상 신호를 출력하고, 상기 디지털 화상 신호와 각종 외부 입력 - 클록(CLK), 수평 동기신호(HS), 수직 동기신호(VS) - 에 따라 각종 제어신호와 구동 펄스를 발생시켜 상기 Y 구동부(20)와 X 구동부(30)와 어드레스 구동부(40)에 공급하는 시스템 제어부를 나타낸다.
한편, 상기와 같이 구성된 3전극 면방전 PDP(10)의 각 셀의 계조(gray scale)는 방전의 강약 조정이 난이한 관계로 단위 시간당 방전횟수를 통해 구현한다. 즉, 매 프레임(frame)마다 각 셀을 0∼2X-1회로 나누어 방전시키면 1 프레임 동안의 방전횟수에 따라 각 셀의 밝기가 달라져서 결국 각 셀마다 0∼2X-1 레벨(level) 중 한가지 레벨의 화상이 표시되고, 그로 인해 2X 계조가 구현된다.
상기와 같은 개념을 토대로 한 계조 구현 방법 중 하나가 ADS 서브필드 방식(Addressing and Display System sub-field method)으로서, 상기 ADS 서브필드 방식은 각 셀이 온(on), 오프(off)의 두 가지 상태로 작동하는 것과 2X 계조를 구현하는 것에 근거를 둔 2진수 X 비트 체계를 이용하여 1 프레임을 방전횟수(즉, 서스테인 기간)가 서로 다른 X개의 서브필드로 분할 구동한다.
도 3에는 일반적인 ADS 서브필드 방식에 따른 256(28) 계조 구현시 1 프레임의 세부 구성도가 도시되어 있고, 도 4에는 종래 기술에 따른 서브필드의 화면 구현시 각 전극에 인가되는 구동전압 파형들의 타이밍도가 도시되어 있다.
먼저, 256 계조 구현을 위하여 1 프레임은 도 3에 도시된 바와 같이 8개의 서브필드(SF1∼SF8)로 분할 구동되고, 각 서브필드(SF1∼SF8)는 리셋 기간과 어드레스 기간과 서스테인 기간으로 분할 구동된다.
각 서브필드(SF1∼SF8)의 리셋 기간에는 도 4에 도시된 바와 같이 어드레스 전극들(A1∼A1920)과 제 1 유지 전극들(Y1∼Y480)에 0V 를 인가한 상태에서 제 2 공통 유지 전극(X)을 통해 제 2 유지 전극들(X1∼X480)에 Vw 전압의 써넣기 펄스(writing pulse)를 인가하여 제 1 유지 전극들(Y1∼Y480)과 제 2 유지 전극들(X1∼X480) 사이에서 써넣기 방전이 일어나도록 한다. 이 때, 각 셀의 내부 제 1 유지 전극(Y1∼Y480)측에는 + 벽전하가 생성되고, 제 2 유지 전극(X1∼X480)측에는 - 벽전하가 각각 생성된다.
그 후, 소정 시간(t) 동안 어드레스 전극들(A1∼A1920)과 제 1 유지 전극들(Y1 ∼Y480)과 제 2 유지 전극들(X1∼X480)에 0V 를 인가하면 써넣기 방전에 의해 생성된 +, - 벽전하간에 자기 소거 방전이 일어나 소정 시간(t) 후에는 전체 셀의 내부에 생성되어 있던 벽전하가 소거된다.
각 서브필드(SF1∼SF8)의 어드레스 기간에는 각 셀에 해당되는 디지털 화상 신호의 어드레싱(addressing)이 순차적으로 수행된다. 즉, 임의의 제 1 유지 전극에 -Vs 전압의 주사 펄스(scan pulse)를 인가하고, 상기 주사 펄스가 인가되는 제 1 유지 전극에 의해 구성되는 1920개 셀들 중 온시키고자 하는 셀의 어드레스 전극에만 Va 전압의 기입 펄스(화상 펄스, image pulse)를 인가하여 상기 Va 전압의 기입 펄스가 인가된 셀 내부에서만 어드레스 방전이 일어나 벽전하가 생성되도록 한다. 상기와 같은 과정을 480개의 제 1 유지 전극(Y1∼Y480)에 대해 순차적으로 480회 반복 수행하면 전체 480×1920개 셀이 어드레싱 즉, 온 또는 오프된다.
상기에서 각 서브필드(SF1∼SF8)의 어드레스 기간동안 어드레스 전극들(A1∼A1920)에는 각 셀에 해당되는 8 비트의 디지털 화상 신호(최하위 비트 B1∼최상위 비트 B8) 중 1개 비트값이 인가되며, 보다 구체적으로는 제 1 서브필드(SF1)의 어드레스 기간동안 B1이, 제 2 서브필드(SF2)의 어드레스 기간동안 B2가, …, 제 8 서브필드(SF8)의 어드레스 기간동안 B8이 각각 인가된다.
각 서브필드(SF1∼SF8)의 서스테인 기간에는 어드레스 전극들(A1∼A1920)과 제 1 유지 전극들(Y1∼Y480)과 제 2 유지 전극들(X1∼X480)에 0V 를 인가한 상태에서 제 1 유지 전극들(Y1∼Y480)과 제 2 유지 전극들(X1∼X480)에 180°의 위상차를 가지는 Vs 전압의 제 1, 제 2 서스테인 펄스(sustain pulse)를 각각 인가하여 바로 전의 어드레스 기간에서 온된 셀을 표시하고 유지시킨다.
상기에서 각 서브필드(SF1∼SF8)의 서스테인 기간동안 제 1 유지 전극들(Y1 ∼Y480)과 제 2 유지 전극들(X1∼X480)에는 보통 각 서브필드(SF1∼SF8)에 대해 SF1: SF2: SF3: SF4: SF5: SF6: SF7: SF8 = 1: 2: 4: 8: 16: 32: 64: 128 에 비례하는 개수의 제 1, 제 2 서스테인 펄스가 인가되어 256 계조 구현을 가능하게 한다.
아울러, 각 전극에 인가되는 구동 펄스의 전압값 Vw, Vf(방전개시전압), Vs, Va 는 Vw >> Vf > Vs 및 Va+Vs > Vf 를 만족하도록 설정한다.
상기에서 각 서브필드(SF1∼SF8)의 리셋 기간과 어드레스 기간은 모두 동일한 시간이 할당되어 있는 반면, 서스테인 기간은 서브필드마다 서로 다른 시간이 할당되어 있다. 즉, 각 서브필드(SF1∼SF8)의 서스테인 기간은 제 1 유지 전극들(Y1∼Y480)과 제 2 유지 전극들(X1∼X480)에 인가되는 제 1, 제 2 서스테인 펄스의 주파수가 동일할 경우 서브필드별로 SF1: SF2: SF3: SF4: SF5: SF6: SF7: SF8 = 1: 2: 4: 8: 16: 32: 64: 128 에 비례하는 시간이 각각 할당된다.
결과적으로 상기에서 설명된 세부 과정을 거쳐 각 서브필드(SF1∼SF8)의 화면을 순서대로 구성하면 각 서브필드(SF1∼SF8) 화면의 중첩 효과에 의해 3전극 면방전 PDP(10) 상에 256 계조 화상이 표시된다.
아울러, 도 4에 도시된 각 구동전압 파형들은 시스템 제어부(50)에서 발생되어 Y 구동부(20)와 X 구동부(30)와 어드레스 구동부(40)를 통해 해당 전극들에 각각 인가되고, 그 타이밍 역시 시스템 제어부(50)에 의해 제어된다.
한편, 통상적으로 3전극 면방전 PDP는 화면이 대형화될수록 그 셀 구조상 어드레스 방전 전압의 균일성이 나빠져서 화면의 각 부분마다 요구되는 어드레스 방전 전압에 차이가 발생하게 되고(대부분 화면의 중앙부분과 양측부분간에 어드레스 방전 전압의 차이가 발생함), 그로 인해 화면의 화질이 저하되는 문제점이 있었다.
상기와 같은 화면의 어드레스 방전 전압 차이를 보완하기 위하여 종래에는 3전극 면방전 PDP의 화면 중앙부분에 위치한 어드레스 전극들과 화면 양측부분에 위치한 어드레스 전극들에 인가되는 기입 펄스의 구동전압을 서로 다르게 하는 방법 즉, 화면 중앙부분에 비해 비교적 높은 어드레스 방전 전압이 요구되는 화면 양측부분에 위치한 어드레스 전극들에 더 높은 전압의 기입 펄스를 인가하는 방법이 모색되었으나, 이는 어드레스 구동부를 구성하는 어드레스 구동 IC(Integrated Circuit)의 가격을 상승시키는 결과를 초래하여 결국 시스템 제조 비용을 상승시키는 문제점이 있었다.
이에 본 발명은 3전극 면방전 PDP 화면을 대형화함에 따라 필연적으로 나타나는 화면 각 부분의 어드레스 방전 전압 불균일성을 해결하기 위하여 전체 화면을 서로 다른 어드레스 방전 전압이 요구되는 복수개의 어드레스 영역으로 수직 분할한 후 각 어드레스 영역마다 요구되는 어드레스 방전 전압의 크기에 따라 각각에 위치한 어드레스 전극들에 인가되는 기입 펄스의 폭을 가변시켜 전체 셀의 방전공간 내부에서 균일한 세기의 어드레스 방전이 일어나도록 하는 3전극 면방전 PDP의 구동방법 및 그 구동회로를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 3전극 면방전 PDP의 구동방법은 3전극 면방전 PDP의 제 1 유지 전극들에 순차적으로 주사 펄스를 인가하고, 상기 3전극 면방전 PDP의 어드레스 전극들에 상기 주사 펄스와 동기화된 기입 펄스를 선택적으로 인가하여 상기 주사 펄스와 기입 펄스가 동시에 인가된 제 1 유지 전극과 어드레스 전극의 교차점에 위치한 셀의 방전공간 내부에서 어드레스 방전이 일어나도록 하는 3전극 면방전 PDP의 구동방법에 있어서, 각 셀의 어드레스 방전 전압을 검사하여 전체 화면을 서로 다른 어드레스 방전 전압이 요구되는 복수개의 어드레스 영역으로 수직 분할한 후, 상기 각 어드레스 영역별로 요구되는 어드레스 방전 전압의 크기에 따라 각각의 어드레스 영역에 위치한 어드레스 전극들에 구동 전압의 크기는 동일하고, 상기 인가되는 구동전압의 펄스폭이 서로 다른 기입 펄스를 인가하는 것을 특징으로 한다.
상기에서 각 어드레스 영역별로 요구되는 어드레스 방전 전압이 작을수록 각각에 위치한 어드레스 전극들에 폭이 좁은 기입 펄스를 인가하고, 요구되는 어드레스 방전 전압이 클수록 각각에 위치한 어드레스 전극들에 폭이 넓은 기입 펄스를 인가하는 것이 바람직하다.
또한, 본 발명에 의한 3전극 면방전 PDP의 구동회로는 3전극 면방전 PDP의 제 1 유지 전극들에 순차적으로 주사 펄스를 인가하고, 상기 3전극 면방전 PDP의 어드레스 전극들에 상기 주사 펄스와 동기화된 기입 펄스를 선택적으로 인가하여 상기 주사 펄스와 기입 펄스가 동시에 인가된 제 1 유지 전극과 어드레스 전극의 교차점에 위치한 셀의 방전공간 내부에서 어드레스 방전이 일어나도록 하고, 각 셀의 어드레스 방전 전압을 검사하여 전체 화면을 서로 다른 어드레스 방전 전압이 요구되는 복수개의 어드레스 영역으로 수직 분할하여 구동하는 3전극 면방전 PDP의 구동회로에 있어서, 상기 주사 펄스가 인가된 제 1 유지 전극에 의해 구성되는 셀들에 각각 해당되는 디지털 화상 신호의 1개 비트값을 입력받아 일시 저장하고 있다가 동시에 출력하는 화상 신호 공급부와, 상기 각 어드레스 영역별로 요구되는 어드레스 방전 전압이 작을수록 각각에 위치한 어드레스 전극들에 인가되는 기입 펄스의 폭이 좁아지도록 제어하고, 요구되는 어드레스 방전 전압이 클수록 각각에 위치한 어드레스 전극들에 인가되는 기입 펄스의 폭이 넓어지도록 제어하는 펄스 폭 제어신호를 출력하는 기입 펄스 폭 제어부와, 상기 디지털 화상 신호의 1개 비트값과 펄스 폭 제어신호에 따라 상기 각 어드레스 영역에 위치한 어드레스 전극들에 구동전압은 동일하나 펄스폭이 다른 기입 펄스를 선택적으로 공급하는 어드레스 구동 IC부를 포함하여 구성된 것을 특징으로 한다.
이하, 본 발명의 일 실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 5에는 본 발명의 일 실시예가 적용되는 640×480 해상도의 컬러 3전극 면방전 PDP와, 상기 3전극 면방전 PDP 상에 동화상 또는 정지화상을 표시하는 본 발명의 일 실시예에 의한 3전극 면방전 PDP 구동회로의 일부 구성을 나타내는 블록도가 도시되어 있다.
본 발명의 일 실시예에 의한 3전극 면방전 PDP 구동회로 중 종래 기술과 동일한 역할을 하는 구성 요소는 종래 기술과 동일한 참조번호로 기재하였다.
도 5에서 참조번호 10은 종래 기술에서 설명된 640x480 해상도의 컬러 3전극 면방전 PDP를 나타내는데, 상기 3전극 면방전 PDP(10)는 종래 기술에서 설명된 바 와 같이 480개의 제 1 유지 전극(Y1∼Y480)과 480개의 제 2 유지 전극(X1∼X480)이 교대로 하나씩 상호 평행하게 배열되어 있고, 1920개의 어드레스 전극(A1∼A1920)이 상기 제 1 및 제 2 유지 전극들(Y1∼Y480, X1∼X480)과 소정 공간을 사이에 두고 직교하도록 배열되어 있으며, 상기 480개 제 2 유지 전극들(X1∼X480)은 제 2 공통 유지 전극(X)에 의해 상호 병렬로 연결되어 있다.
아울러, 상기 3전극 면방전 PDP(10)는 제조 완료 후 각 셀의 어드레스 방전 전압 검사 결과에 따라 도 5에 도시된 바와 같이 전체 화면이 서로 다른 어드레스 방전 전압이 요구되는 3개 어드레스 영역(A, B, C 영역)으로 수직 분할되어 있다.
상기에서 A 영역과 C 영역은 화면의 양측부분에 해당되는 영역이고 B 영역은 화면의 중앙부분에 해당되는 영역으로서, A 영역과 C 영역에 포함된 셀들은 모두 동일한 어드레스 방전 전압을 필요로 하고, B 영역에 포함된 셀들은 A 영역과 C 영역에 포함된 셀들보다 낮은 어드레스 방전 전압을 필요로 한다.
보다 구체적으로 A 영역에는 1번∼320번 어드레스 전극(A1∼A320)이, B 영역에는 321번∼1600번 어드레스 전극(A321∼A1600)이, C 영역에는 1601번∼1920번 어드레스 전극(A1601∼A1920)이 각각 위치하고 있다.
도 5에서 참조번호 20은 3전극 면방전 PDP(10)의 제 1 유지 전극들(Y1∼Y480)과 일대일 대응으로 연결되어 상기 제 1 유지 전극들(Y1∼Y480)에 주사 펄스와 제 1 서스테인 펄스를 공급하는 Y 구동부를 나타내고,30은 3전극 면방전 PDP(10)의 제 2 공통 유지 전극(X)과 연결되어 상기 제 2 공통 유지 전극(X)을 통해 제 2 유지 전극들(X1∼X480)에 제 2 서스테인 펄스를 공급하는 X 구동부를 나타내고, 140은 각 셀에 해당되는 디지털 화상 신호의 1개 비트값과 각 어드레스 영역별로 요구되는 어드레스 방전 전압의 크기에 따라 각 어드레스 영역에 위치한 어드레스 전극들에 구동전압은 동일하나 펄스폭이 서로 다른 기입 펄스를 선택적으로 공급하는 어드레스 구동부를 나타낸다.
아울러, 본 발명의 일 실시예에 의한 3전극 면방전 PDP 구동회로는 도면상 도시된 바는 없으나 외부에서 입력되는 아날로그 화상 신호를 디지털화하여 디지털 화상 신호를 출력하고, 상기 디지털 화상 신호와 각종 외부 입력 - 클록, 수평 동기신호, 수직 동기신호 - 에 따라 각종 제어신호와 구동 펄스를 발생시켜 상기 Y 구동부(20)와 X 구동부(30)와 어드레스 구동부(140)에 공급하는 시스템 제어부를 구비하고 있다.
상기 어드레스 구동부(140)는 도 5에 도시된 바와 같이 시스템 제어부로부터 Y 구동부(20)에 의해 주사 펄스가 공급된 제 1 유지 전극에 의해 구성되는 1920개 셀에 각각 해당되는 디지털 화상 신호의 1개 비트값을 입력받아 일시 저장하고 있다가 동시에 출력하는 화상 신호 공급부(141)와,시스템 제어부의 제어신호에 따라 A 영역과 C 영역에 위치한 어드레스 전극들(A1∼A320, A1601∼A1920)에 인가되는 기입 펄스의 폭은 W1 이 되도록 제어하고, B 영역에 위치한 어드레스 전극들(A321∼A1600)에 인가되는 기입 펄스의 폭은 W2 이 되도록 제어하는 펄스 폭 제어신호를 출력하는 기입 펄스 폭 제어부(142)와,상기 디지털 화상 신호의 1개 비트값과 펄스 폭 제어신호에 따라 3전극 면방전 PDP(10)의 A 영역에 위치한 어드레스 전극들(A1∼A320)에 폭이 W1 이고 전압이 Va 인 기입 펄스를 선택적으로 공급하는 제 1 어드레스 구동 IC부(143a)와,상기 디지털 화상 신호의 비트값과 펄스 폭 제어신호에 따라 3 전극 면방전 PDP(10)의 B 영역에 위치한 어드레스 전극들(A321∼A1600)에 폭이 W2(단, W2 < W1 임) 이고 전압이 Va 인 기입 펄스를 선택적으로 공급하는 제 2 어드레스 구동 IC부(143b)와,상기 디지털 화상 신호의 비트값과 펄스 폭 제어신호에 따라 3전극 면방전 PDP(10)의 C 영역에 위치한 어드레스 전극들(A1601∼A1920)에 폭이 W1 이고 전압이 Va 인 기입 펄스를 선택적으로 공급하는 제 3 어드레스 구동 IC부(143c)로 구성되어 있다.
상기와 같이 구성된 본 발명의 일 실시예에 의한 3전극 면방전 PDP 구동회로가 3전극 면방전 PDP(10) 상에 계조 화상을 표시하는 과정을 도 6에 도시된 구동 펄스 파형들의 타이밍도를 참조하여 상세하게 설명한다.
먼저, 256 계조 구현을 위하여 1 프레임은 도 3에 도시된 바와 같이 8개의 서브필드(SF1∼SF8)로 분할 구동되고, 각 서브필드(SF1∼SF8)는 리셋 기간과 어드레스 기간과 서스테인 기간으로 분할 구동된다.
각 서브필드(SF1∼SF8)의 리셋 기간에는 도 6에 도시된 바와 같이 어드레스 전극들(A1∼A1920)과 제 1 유지 전극들(Y1∼Y480)에 0V 를 인가한 상태에서 제 2 공통 유지 전극(X)을 통해 제 2 유지 전극들(X1∼X480)에 Vw 전압의 써넣기 펄스를 인가하여 제 1 유지 전극들(Y1∼Y480)과 제 2 유지 전극들(X1∼X480) 사이에서 써넣기 방전이 일어나도록 한다. 이 때, 각 셀의 내부 제 1 유지 전극(Y1∼Y480)측에 는 + 벽전하가 생성되고, 제 2 유지 전극(X1∼X480)측에는 - 벽전하가 각각 생성된다.
그 후, 소정 시간(t) 동안 어드레스 전극들(A1∼A1920)과 제 1 유지 전극들(Y1 ∼Y480)과 제 2 유지 전극들(X1∼X480)에 0V 를 인가하면 써넣기 방전에 의해 생성된 +, - 벽전하간에 자기 소거 방전이 일어나 소정 시간(t) 후에는 전체 셀의 내부에 생성되어 있던 벽전하가 소거된다.
각 서브필드(SF1∼SF8)의 어드레스 기간에는 종래 기술과 마찬가지로 각 셀에 해당되는 디지털 화상 신호의 어드레싱이 순차적으로 수행된다.
하지만, 본 발명의 일 실시예는 종래 기술과 달리 Y 구동부(20)가 제 1 유지 전극들(Y1∼Y480)에 순차적으로 펄스폭이 W1 인 주사 펄스를 공급할 때 A 영역과 C 영역에 각각 대응되어 있는 제 1, 제 3 어드레스 구동 IC부(143a, 143c)가 화상 신호 공급부(141)에서 출력되는 디지털 화상 신호의 1개 비트값과 기입 펄스 폭 제어부(142)에서 출력되는 펄스 폭 제어신호에 따라 각각에 연결된 어드레스 전극들(A 1∼A320, A1601∼A1920)에 도 6에 도시된 바와 같이 펄스폭이 W1 이고 구동전압이 Va 인 기입 펄스를 상기 주사 펄스와 동기화하여 선택적으로 공급하고, 그와 동시에 제 2 어드레스 구동 IC부(143b)가 화상 신호 공급부(141)에서 출력되는 디지털 화상 신호의 1개 비트값과 기입 펄스 폭 제어부(142)에서 출력되는 펄스 폭 제어신호에 따라 각각에 연결된 어드레스 전극들(A321∼A1600)에 도 6에 도시된 바와 같이 펄스폭이 W2 이고 구동전압이 Va 인 기입 펄스를 상기 주사 펄스와 동기화하여 선택적으로 공급한다.
즉, 본 발명의 일 실시예는 종래 기술과 달리 A, B, C 영역별로 각각에 위치한 어드레스 전극들을 통해 펄스폭이 다른 기입 펄스가 공급된다.
상기와 같이 제 1 유지 전극들(Y1∼Y480)에 순차적으로 주사 펄스가 공급되고 상기 주사 펄스가 공급된 제 1 유지 전극에 의해 구성되는 1920개 셀에 해당되는 8 비트의 디지털 화상 신호 중 1개 비트값(0 또는 1)에 따라 각 어드레스 영역별로 어드레스 전극들(A1∼A1920)에 펄스폭이 W1 이나 W2 인 기입 펄스가 상기 주사 펄스와 동기화되어 선택적으로 공급되면 상기 주사 펄스와 기입 펄스가 동시에 공급된 셀의 방전공간 내부에서만 어드레스 방전이 일어나 그 내부에 벽전하가 생성된다.
이 때, 주사 펄스가 공급된 1920개 셀들 중 구조상 B 영역보다 높은 어드레스 방전 전압이 요구되는 A 영역과 C 영역에 위치한 셀들에는 B 영역에 위치한 셀들에 공급되는 기입 펄스와 구동전압은 동일하지만 폭이 넓은 기입 펄스가 공급되어 A 영역과 C 영역에 위치한 셀들에 인가되는 어드레스 방전 전압이 상승되므로 모든 셀들의 방전공간 내부에서는 동일한 세기의 어드레스 방전이 일어나 3전극 면방전 PDP(10)의 구조적 결함으로 인해 나타나는 영역별 어드레스 방전 전압 불균일 현상이 해소된다.
아울러, 종래 기술에서 설명된 바와 같이 각 서브필드(SF1∼SF8)의 어드레스 기간동안 어드레스 전극들(A1∼A1920)에는 각 셀에 해당되는 8 비트의 디지털 화상 신호(최하위 비트 B1∼최상위 비트 B8) 중 1개 비트값이 인가되며, 보다 구체적으로는 제 1 서브필드(SF1)의 어드레스 기간동안 B1이, 제 2 서브필드(SF2)의 어드레스 기간동안 B2가, …, 제 8 서브필드(SF8)의 어드레스 기간동안 B8이 각각 인가된다.
각 서브필드(SF1∼SF8)의 서스테인 기간에는 종래 기술에서 설명된 바와 같이 어드레스 전극들(A1∼A1920)과 제 1 유지 전극들(Y1∼Y480)과 제 2 유지 전극들(X1 ∼X480)에 0V 를 인가한 상태에서 제 1 유지 전극들(Y1∼Y480)과 제 2 유지 전극들(X1 ∼X480)에 180°의 위상차를 가지는 Vs 전압의 제 1 및 제 2 서스테인 펄스를 인가하여 바로 전의 어드레스 기간에서 온된 셀의 방전 및 발광을 유지시킨다.
아울러, 각 전극에 인가되는 구동 펄스의 전압값 Vw, Vf(방전개시전압), Vs, Va 는 Vw >> Vf > Vs 및 Va+Vs > Vf 를 만족하도록 설정한다.
결과적으로 제 1 내지 제 8 서브필드(SF1∼SF8) 화면의 구현시 모든 셀의 방전공간 내부에서 어드레스 방전이 균일한 세기로 일어나면 3전극 면방전 PDP(10) 화면의 화질이 좋아진다.
이와 같이 본 발명은 3전극 면방전 PDP가 대형화됨에 따라 필연적으로 나타나게 되는 구조적 결함 즉, 각 셀의 어드레스 방전 전압 불균일 현상을 해소하기 위하여 어드레스 전극들에 인가되는 기입 펄스의 폭을 조절하기 때문에 기입 펄스의 구동전압 가변에 따른 어드레스 구동 IC 의 가격 상승 없이 3전극 면방전 PDP 화면의 화질을 향상시킬 수 있는 효과가 있다.
도 1은 일반적인 640×480 해상도의 컬러 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP라 함)과 종래 기술에 의한 3전극 면방전 PDP 구동회로의 간략화된 구성을 나타내는 블록도,
도 2는 도 1에 도시된 3전극 면방전 PDP 중 1개 셀의 단면도(단, 전면 기판 90˚회전됨),
도 3은 일반적인 ADS 서브필드 방식에 따른 256 계조 구현시 1 프레임의 세부 구성도,
도 4는 종래 기술에 따른 서브필드의 화면 구현시 각 전극에 인가되는 구동 전압 파형들의 타이밍도,
도 5는 본 발명의 일 실시예에 의한 3전극 면방전 PDP 구동회로의 일부 구성을 나타내는 블록도,
도 6은 본 발명의 일 실시예에 따른 서브필드의 화면 구현시 각 전극에 인가되는 구동 전압 파형들의 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
10 : 3전극 면방전 PDP 20 : Y 구동부
30 : X 구동부 140: 어드레스 구동부
141: 화상 신호 공급부 142: 기입 펄스 폭 제어부
143a, 143b. 143c: 어드레스 구동 IC부
Claims (3)
- 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP라 함)의 제 1 유지 전극들에 순차적으로 주사 펄스를 인가하고, 상기 3전극 면방전 PDP의 어드레스 전극들에 상기 주사 펄스와 동기화된 기입 펄스를 선택적으로 인가하여 상기 주사 펄스와 기입 펄스가 동시에 인가된 제 1 유지 전극과 어드레스 전극의 교차점에 위치한 셀의 방전공간 내부에서 어드레스 방전이 일어나도록 하는 3전극 면방전 PDP의 구동방법에 있어서,각 셀의 어드레스 방전 전압을 검사하여 전체 화면을 서로 다른 어드레스 방전 전압이 요구되는 복수개의 어드레스 영역으로 수직 분할한 후,상기 각 어드레스 영역별로 요구되는 어드레스 방전 전압의 크기에 따라 각각의 어드레스 영역에 위치한 어드레스 전극들에 구동 전압의 크기는 동일하고, 상기 인가되는 구동전압의 펄스폭이 서로 다른 기입 펄스를 인가하는 것을 특징으로 하는 3전극 면방전 PDP의 구동방법.
- 제 1 항에 있어서,상기 각 어드레스 영역별로 요구되는 어드레스 방전 전압이 작을수록 각각에 위치한 어드레스 전극들에 폭이 좁은 기입 펄스를 인가하고, 요구되는 어드레스 방전 전압이 클수록 각각에 위치한 어드레스 전극들에 폭이 넓은 기입 펄스를 인가하는 것을 특징으로 하는 3전극 면방전 PDP의 구동방법.
- 3전극 면방전 PDP의 제 1 유지 전극들에 순차적으로 주사 펄스를 인가하고, 상기 3전극 면방전 PDP의 어드레스 전극들에 상기 주사 펄스와 동기화된 기입 펄스를 선택적으로 인가하여 상기 주사 펄스와 기입 펄스가 동시에 인가된 제 1 유지 전극과 어드레스 전극의 교차점에 위치한 셀의 방전공간 내부에서 어드레스 방전이 일어나도록 하고,각 셀의 어드레스 방전 전압을 검사하여 전체 화면을 서로 다른 어드레스 방전 전압이 요구되는 복수개의 어드레스 영역으로 수직 분할하여 구동하는 3전극 면방전 PDP의 구동회로에 있어서,상기 주사 펄스가 인가된 제 1 유지 전극에 의해 구성되는 셀들에 각각 해당되는 디지털 화상 신호의 1개 비트값을 입력받아 일시 저장하고 있다가 동시에 출력하는 화상 신호 공급부와,상기 각 어드레스 영역별로 요구되는 어드레스 방전 전압이 작을수록 각각에 위치한 어드레스 전극들에 인가되는 기입 펄스의 폭이 좁아지도록 제어하고, 요구되는 어드레스 방전 전압이 클수록 각각에 위치한 어드레스 전극들에 인가되는 기입 펄스의 폭이 넓어지도록 제어하는 펄스 폭 제어신호를 출력하는 기입 펄스 폭 제어부와,상기 디지털 화상 신호의 1개 비트값과 펄스 폭 제어신호에 따라 상기 각 어드레스 영역에 위치한 어드레스 전극들에 구동전압은 동일하나 펄스폭이 다른 기입 펄스를 선택적으로 공급하는 어드레스 구동 IC부를 포함하여 구성된 것을 특징으로 하는 3전극 면방전 PDP의 구동회로.
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