KR100260944B1 - 3전극 면방전 플라즈마 디스플레이 패널의 구동회로 - Google Patents

3전극 면방전 플라즈마 디스플레이 패널의 구동회로 Download PDF

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Abstract

본 발명은 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP라 함)상에 계조(gray scale) 화상을 표시하기 위하여 1 프레임을 제1 내지 2X 서브필드로 분할 구동하고, 제 1 서브필드에서 제 X 서브필드로 갈수록 화면 구현시 많은 개수의 서스테인 펄스를 공급하며, 상기 제 X 서스필드의 화면 구현시 나머지 서브필드보다 높은 주파수의 서스테인 펄스를 공급하여 상기 X 서브필드의 서스테인 시간을 감소시키는 3전극 면방전 PDP의 구동회로에 관한 것으로서, 1 프레임을 구성하는 복수개의 서브필드 중 가장 많은 개수의 서스테인 펄스가 할당되어 있는 서브필드 화면의 구현시 나머지 서브필드보다 높은 주파수의 서스테인 펄스를 공급하여 서스테인 시간이 줄어들도록 하기 때문에 3전극 면방전 PDP 화면에 나타나던 윤곽선 잡음(contour noise)이 줄어들어 화질이 향상되는 효과가 있다.

Description

3전극 면방전 플라즈마 디스플레이 패널의 구동회로
본 발명은 교류 플라즈마 디스플레이 패널의 구동회로에 관한 것으로서, 특히 각 셀마다 3개의 전극이 구비된 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP라 함)의 구동회로에 관한 것이다.
현대는 정보화 사회라고 불려지고 있는 만큼 정보 처리 시스템의 발전과 보급 증가에 따라 디스플레이의 중요성이 증대되고, 그 종류도 점차 다양화되고 있다.
이전부터 디스플레이로 가장 많이 이용되어 오던 CRT(Cathode Ray Tube)는 사이즈가 크고, 동작 전압이 높으며, 표시 일그러짐이 발생하는 등 여러 가지 문제점을 가지고 있어 화면의 대형화, 평면화를 목표로 하는 최근의 추세에 적합하지 않아 최근에는 매트릭스 구조를 가지는 각종 평면 디스플레이의 연구 개발이 활발히 진행되고 있다.
상기 평면 디스플레이 중 차세대 대화면 평면 디스플레이로 각광받고 있는 것이 PDP(Plasma Display Panel)이다. 상기 PDP는 화면이 크고 두께가 얇아 벽걸이 텔레비전, 가정 극장용(home theater) 디스플레이, 워크스테이션용 모니터 등으로 응용되고 있다.
또한, 상기 PDP는 구동전압의 형태에 따라 크게 교류(AC: Alternating Current) PDP와 직류(DC: Direct Current) PDP로 구분되는데, 상기 교류 PDP는 정현파 교류 전압 또는 펄스 전압에 의해 구동되고, 직류 PDP는 직류 전압에 의해 구동된다.
제1도에는 교류 PDP 중 가장 많이 사용되고 있는 640×480 해상도의 컬러 3전극 면방전 PDP와, 상기 3전극 면방전 PDP 상에 동화상(moving image) 또는 정지화상(still image)을 표시하는 종래 기술에 의한 3전극 면방전 PDP 구동회로의 간략화된 구성이 도시되어 있다.
제1도에서 참조번호 10은 480개의 제 1 유지 전극(Y1∼Y480)과 480개의 제 2 유지 전극(Z1∼Z480)이 교대로 하나씩 상호 평행하게 배열되어 있고, 1920개의 어드레스 전극(A1∼A1920)이 상기 제 1 및 제 2 유지 전극들(Y1∼Y480, Z1∼Z480)과 소정 공간을 사이에 두고 직교하도록 배열되어 있으며, 480개의 제 1 및 제 2 유지 전극(Y1∼Y480, Z1∼Z480)과 1920개의 어드레스 전극(A1∼A1920)의 각 교차점마다 셀이 형성되어 전체 화면이 매트릭스 형태의 480×1920개 R(Red), G(Green), B(Blue)셀로 구성되어 있는 640×480 해상도의 컬러 3전극 면방전 PDP를 나타낸다.
상기 480개 제 2 유지 전극(Z1∼Z480)은 제 2 공통 유지 전극(Z)에 의해 상호 병렬로 연결되어 있다.
상기 3전극 면방전 PDP(10)의 각 셀의 구성을 제2도에 도시된 i 번째 행과 j 번째 열에 위치한 셀의 단면도(단, 전면 기판은 90°회전됨)를 참조하여 설명하면 다음과 같다.
먼저, 상호 평행한 i 번째 제 1 유지 전극(Yi)과 i 번째 제 2 유지 전극(Zi)이 화상의 표시면인 전면 기판(11)의 일면에 형성되어 있고, 상기 제 1 유지 전극(Yi)과 제 2 유지 전극(Zi) 위에 방전시 방전 전류를 제한하고 벽전하의 생성을 용이하게 하는 유전체층(12)이 형성되어 있고, 상기 유전체층(12) 위에 방전시 일어나는 스퍼터링(Sputtering)으로부터 상기 제 1 유지 전극(Yi)과 제 2 유지 전극(Zi)과 유전체층(12)을 보호하는 산화마그네슘(MgO) 보호막(13)이 형성되어 있다.
또한, 상기 전면 기판(11)과 소정 거리를 사이에 두고 대향되게 위치한 배면 기판(14) 중 상기 전면 기판(11)과의 대향면에 j 번째 어드레스 전극(Aj)이 형성되어 있고, 상기 어드레스 전극(Aj)의 양측에 셀간 혼색을 방지하고 방전공간을 확보하는 제 1, 2 격벽(15a, 15b)이 상기 어드레스 전극(Aj)과 평행하게 각각 형성되어 있고, 상기 어드레스 전극(Aj) 위와 제 1, 2 격벽(15a, 15b)의 일부에 형광체(16)가 도포되어 있으며, 방전공간 내부에는 방전가스가 주입되어 있다.
상기와 같이 구성된 3전극 면방전 PDP의 각 셀의 기본 구동 원리는 다음과 같다.
먼저, 제 1 유지 전극(Yi)과 어드레스 전극(Aj) 사이에 소정 전압을 인가하면 제 1 유지 전극(Yi)과 어드레스 전극(Aj)간에 어드레스 방전이 일어나 제 1 유지 전극(Yi) 위의 산화마그네슘 보호막(13) 표면과 어드레스 전극(Aj) 위의 형광체(16) 표면에 서로 반대 극성의 벽전하가 각각 생성된다. 이 때, 제 2 유지 전극(Zi) 위의 산화마그네슘 보호막(13) 표면에도 어드레스 전극(Aj) 위의 형광체(16) 표면에 생성된 벽전하와 동일 극성의 벽전하가 생성된다.
그 후, 제 1 유지 전극(Yi)과 제 2 유지 전극(Zi) 사이에 바로 전의 어드레스 방전에 의해 생성된 벽전하와 동일 극성의 소정 전압을 인가하면 제 1 유지 전극(Yi)과 제 2 유지 전극(Zi) 간에 서스테인 방전이 일어난다.
상기에서 서스테인 방전이 일어나면 방전공간에 전계가 발생하여 방전가스 중의 미량 전자들이 가속되고, 상기 가속된 전자들이 방전가스의 중성입자들과 충돌하면 상기 중성입자가 전자와 이온으로 전리되며, 상기 전리된 전자들 또한 상기 전계에 의해 가속되어 상기 중성입자와의 충돌에 참여하게 되고, 그에 따라 상기 중성입자가 점차 빠른 속도로 전자와 이온으로 전리되어 방전가스가 플라즈마 상태로 되는 동시에 진공 자외선이 발생되며, 상기 진공 자외전이 형광체(16)를 여기시켜 가시광을 발생시키면 i 번째 행과 j 번째 열에 위치한 셀이 표시된다.
그 후, 상기 제 1 유지 전극(Yi)과 제 2 유지 전극(Zi) 사이에 바로 전에 생성된 벽전하와 동일 극성의 전압을 인가하는 과정을 반복 수행하면 i 번째 행과 j 번째 열에 위치한 셀의 표시가 유지된다.
제1도에서 참조번호 20은 3전극 면방전 PDP(10)의 제 1 유지 전극들(Y1∼Y480)과 일대일 대응으로 연결되어 상기 제 1 유지 전극들(Y1∼Y480)에 구동 펄스를 공급하는 Y 구동부를 나타내고,
30은 3전극 면방전 PDP(10)의 제 2 공통 유지 전극(Z)과 연결되어 상기 제 2 공통 유지 전극(Z)을 통해 제 2 유지 전극들(Z1∼Z480)에 구동 펄스를 공급하는 Z 구동부를 나타내고,
40은 3전극 면방전 PDP(70)의 어드레스 전극들(A1∼A1920)과 일대일 대응으로 연결되어 각 셀에 해당되는 디지털 화상 신호에 따라 상기 어드레스 전극들(A1∼A1920)에 선택적으로 구동 펄스를 공급하는 어드레스 구동부를 나타내며,
50은 외부에서 입력되는 아날로그 화상 신호(IMAGE)를 디지털화하여 디지털 화상 신호를 출력하고, 상기 디지털 화상 신호와 각종 외부 입력 - 클록(CLK), 수평 동기신호(HS), 수직 동기신호(VS) - 에 따라 각종 제어신호와 구동 펄스를 발생시켜 상기 Y 구동부(20)와 Z 구동부(30)와 어드레스 구동부(40)에 공급하는 시스템 제어부를 나타낸다.
한편, 상기와 같이 구성된 3전극 면방전 PDP(10)의 각 셀의 계조(gray scale)는 방전의 강약 조정이 난이한 관계로 단위 시간당 방전횟수를 통해 구현한다. 즉, 매 프레임(frame)마다 각 셀을 0∼2X-1 회로 나누어 방전시키면 1 프레임 동안의 방전횟수에 따라 각 셀의 밝기가 달라져서 결국 각 셀마다 0∼2X-1 레벨(level) 중 한가지 레벨의 화상이 표시되고, 그로 인해 2X계조가 구현된다.
상기와 같은 개념을 토대로 한 계조 구현 방법 중 하나가 ADS 서브필드 방식(Addressing and Display System sub-field method)으로서, 상기 ADS 서브필드 방식은 각 셀이 온(on), 오프(off)의 두 가지 상태로 작동하는 것과 2X계조를 구현하는 것에 근거를 둔 2진수 X 비트 체계를 이용하여 1 프레임을 방전 횟수(즉, 서스테인 기간)가 서로 다른 7개의 서브필드로 분할 구동한다.
제3도에는 종래 기술의 ADS 서브필드 방식에 따른 256(28) 계조 구현시 1 프레임의 세부 구성도가 도시되어 있고, 제4도에는 종래 기술에 따른 서브필드의 화면 구현시 각 전극에 인가되는 구동 전압 파형들의 타이밍도가 도시되어 있다.
먼저, 256 계조 구현을 위하여 1 프레임은 제3도에 도시된 바와 같이 8개의 서브필드(SF1∼SF8)로 분할 구동되고, 각 서브필드(SF1∼SF8)는 리셋 기간과 어드레스 기간과 서스테인 기간으로 분할 구동된다.
각 서브필드(SF1∼SF8)의 리셋 기간에는 제4도에 도시된 바와 같이 어드레스 전극들(A1∼A1920)과 제 1 유지 전극들(Y1∼Y480)에 OV 를 인가한 상태에서 제 2 공통유지 전극(Z)을 통해 제 2 유지 전극들(Z1∼Z480)에 Vw 전압의 써넣기 펄스(writing pulse)를 인가하여 제 1 유지 전극들(Y1∼Y480)과 제 2 유지 전극들(Z1∼Z480) 사이에서 써넣기 방전이 일어나도록 한다. 이 때, 각 셀의 내부 제 1 유지 전극(Y1∼Y480) 측에는 + 벽전하가 생성되고, 제 2 유지 전극(Z1∼Z480)측에는 - 벽전하가 각각 생성된다.
그 후, 소정 시간(t) 동안 어드레스 전극들(A1∼A1920)과 제 1 유지 전극들(Y1∼Y480)과 제 2 유지 전극들(Z1∼Z480)에 OV를 인가하면 써넣기 방전에 의해 생성된 +,- 벽 전하간에 자기 소거 방전이 일어나 소정 시간(t) 후에는 전체 셀의 내부에 생성되어 있던 벽전하가 소거된다.
각 서브필드(SF1∼SF8)의 어드레스 기간에는 각 셀에 해당되는 디지털 화상 신호의 어드레싱(addressing)이 순차적으로 수행된다. 즉, 임의의 제 1 유지 전극에 -Vs 전압의 주사 펄스(scan pulse)를 인가하고, 상기 주사 펄스가 인가되는 제 1 유지 전극에 의해 구성되는 1920개 셀들 중 온시키고자 하는 셀의 어드레스 전극에만 Va 전압의 기입 펄스(화상 펄스, image pulse)를 인가하여 상기 Va 전압의 기입 펄스가 인가된 셀 내부에서만 어드레스 방전이 일어나 벽전하가 생성되도록 한다. 상기와 같은 과정을 480개의 제 1 유지 전극(Y1∼Y480)에 대해 순차적으로 480회 반복 수행하면 전체 480×1920개 셀이 어드레싱 즉, 온 또는 오프된다.
상기에서 각 서브필드(SF1∼SF8)의 어드레스 기간동안 어드레스 전극들(A1∼A1920)에는 각 셀에 해당되는 8 비트의 디지털 화상 신호(최하위 비트 B1∼최상위 비트 B8) 중 1개 비트값이 인가되며, 보다 구체적으로는 제 1 서브필드(SF1)의 어드레스 기간동안 B1이, 제 2 서브필드(SF2)의 어드레스 기간동안 B2가, …, 제 8 서브필드(SF8)의 어드레스 기간동안 B8이 각각 인가된다.
각 서브필드(SF1∼SF8)의 서스테인 기간에는 어드레스 전극들(A1∼A1920)과 제 1 유지 전극들(Y1∼Y480)과 제 2 유지 전극들(Z1∼Z480)에 OV 를 인가한 상태에서 제 1 유지 전극들(Y1∼Y480)과 제2유지 전극들(Z1∼Z480)에 180°의 위상차를 가지는 Vs 전압의 제 1, 제 2 서스테인 펄스(sustain pulse)를 각각 인가하여 바로 전의 어드레스 기간에서 온된 셀을 표시하고 유지시킨다.
상기에서 각 서브필드(SF1∼SF8)의 서스테인 기간동안 제1유지 전극들(Y1∼Y480)과 제 2 유지 전극들(Z1∼Z480)에는 보통 각 서브필드(SF1∼SF8)에 대해 SF1: SF2: SF3: SF4: SF5: SF6: SF7: SF8 = 1: 2: 4: 8: 16: 32: 64: 128 에 비례하는 개수의 제 1, 제 2 서스테인 펄스가 인가되어 256 계조 구현을 가능하게 한다.
아울러, 각 전극에 인가되는 구동 펄스의 전압값 Vw, Vf(방전개시전압), Vs, Va 는 Vw ＞＞ Vf ＞ Vs 및 Va+Vs ＞ Vf 를 만족하도록 설정한다.
상기에서 각 서브필드(SF1∼SF8)의 리셋 시간과 어드레스 시간은 모두 동일한 반면, 서스테인 시간은 서브필드마다 서로 다르게 설정되어 있다. 즉, 제 1 유지 전극들(Y1∼Y480)과 제 2 유지 전극들(Z1∼Z480)에 인가되는 제 1, 제 2 서스테인 펄스의 주파수가 동일한 경우 각 서브필드(SF1∼SF8)의 서스테인 시간은 서브필드 별로 SF1: SF2: SF3: SF4: SF5: SF6: SF7: SF8 = 1: 2: 4: 8: 16: 32: 64: 128 에 비례한다.
결과적으로 상기에서 설명된 세부 과정을 거쳐 각 서브필드(SF1∼SF8)의 화면을 순서대로 구성하면 각 서브필드(SF1∼SF8) 화면의 중첩 효과에 의해 3전극 면방전 PDP(10) 상에 256 계조 화상이 표시된다.
아울러, 제4도에 도시된 각 구동 전압 파형들은 시스템 제어부(50)에서 발생되어 Y 구동부(20)와 Z 구동부(30)와 어드레스 구동부(40)를 통해 해당 전극들에 각각 인가되고, 그 타이밍 역시 시스템 제어부(50)에 의해 제어된다.
한편, 상기에서 설명된 바와 같이 각 셀의 밝기(휘도, brightness)와 발광 시간(표시 시간, 서스테인 시간)은 원리상 비례 관계이지만 실제 발광 개시 직후와 발광 종료 직전 휘도가 변하기 때문에 단시간의 발광을 수회 반복하여 구현되는 밝기 레벨과 장시간의 발광을 1회 수행하여 구현되는 밝기 레벨은 이론상 1 레벨밖에 차이가 나지 않는다 하더라도 실제로 구현되는 휘도에는 큰 차이가 발생하게 된다.
예를 들어, 256 계조 구현의 경우 단시간의 발광을 7회 반복 수행하는 “01111111(127)” 밝기 레벨과 장시간의 발광을 1회 수행하는 “10000000(128)” 밝기 레벨은 이론상 1 레벨의 차이가 나지만 실제로 사람의 눈에 보이는 밝기 레벨은 1 레벨 이상 차이가 난다. 이런 현상을 윤곽선 잡음(contour noise)이라 한다.
즉, 각 서브필드(SF1∼SF8) 화면을 순서대로 구성하여 1 프레임 화면을 완성하는 경우 각 셀의 밝기 레벨이 128에서 127로 변화하는 시점에 단위 시간 동안의 밝기가 순간적으로 증가하여 밝기 레벨이 255가 되었다가 127로 떨어지게 되므로 3전극 면방전 PDP(10) 화면상에는 원래 없었던 윤곽선이 표시되게 된다.
결국, 종래에는 3전극 면방전 PDP 화면상에 윤곽선 잡음이 심하게 나타나 화질을 저하시키는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 1 프레임을 구성하는 제 1 내지 제 X 서브필드 중 가장 많은 개수의 서스테인 펄스가 할당되어 있는 제 X 서브필드의 서스테인 펄스 주파수를 증가시켜 서스테인 기간을 줄임으로써 화면의 윤곽선 잡음을 감소시킬 수 있는 3전극 면방전 PDP의 구동회로를 제공함에 그 목적이 있다.
제1도는 일반적인 640×480 해상도의 컬러 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP라 함)과 종래 기술에 의한 3전극 면방전 PDP 구동회로의 간략화된 구성을 나타내는 블록도.
제2도는 제1도에 도시된 3전극 면방전 PDP 중 1개 셀의 단면도(단, 전면 기판 90°회전됨).
제3도는 종래 기술에 따른 256 계조 구현시 1 프레임의 세부 구성도.
제4도는 종래 기술에 따른 서브필드의 화면 구현시 각 전극에 인가되는 구동 전압 파형들의 타이밍도.
제5도는 본 발명의 일 실시예에 의한 3전극 면방전 PDP 구동회로의 일부 구성을 나타내는 블록도.
제6도는 본 발명의 일 실시예에 따른 256 계조 구현시 1 프레임의 세부 구성도.
제7도는 제6도에 도시된 제 6, 제 7, 제 8 서브필드(SF6, SF7, SF8)의 서스테인 기간동안 제 1 유지 전극들과 제 2 공통 유지 전극에 각각 인가되는 제 1 및 제 2 서스테인 펄스의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 3전극 면방전 PDP 20 : Y 구동부
30 : Z 구동부 150a : 타이밍 제어부
150b : 서브필드 판별부 150c : 서스테인 주파수 조절부
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 3전극 면방전 PDP의 구동회로는 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP라 함)상에 계조(gray scale) 화상을 표시하기 위하여 1 프레임을 제 1 내지 제 X 서브필드로 분할 구동하고, 제 1 서브필드에서 제 X 서브필드로 갈수록 화면 구현시 많은 개수의 서스테인 펄스를 공급하는 3전극 면방전 PDP의 구동회로에 있어서,
상기 제 1 내지 제 X 서브필드를 판별하는 서브필드 판별부와,
상기 서브필드 판별부의 판별 결과에 따라 상기 X 서브필드의 서스테인 시간을 감소되는 동시에 상기 제 X 서브필드의 서스테인 시간과 상기 제 X-1 서브필드의 서스테인 시간이 같아지도록 상기 제 X 서브필드의 화면 구현시 공급되는 서스테인 펄스의 주파수를 나머지 서브필드보다 높게 조절하는 서스테인 주파수 조절부가 구비된다.
이하, 본 발명의 일 실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다.
제5도에는 본 발명의 일 실시예가 적용되는 640×480 해상도의 컬러 3전극 면방전 PDP와, 상기 3전극 면방전 PDP 상에 256 계조의 동화상 또는 정지화상을 표시하는 본 발명의 일 실시예에 의한 3전극 면방전 PDP 구동회로의 일부 구성을 나타내는 블록도가 도시되어 있다.
본 발명의 일 실시예에 의한 3전극 면방전 PDP 구동회로 중 종래 기술과 동일한 역할을 하는 구성 요소는 종래 기술과 동일한 참조번호로 기재하였다.
제5도에서 참조번호 10은 종래 기술에서 설명된 640×480 해상도의 컬러 3전극 면방전 PDP를 나타내는데, 상기 3전극 면방전 PDP(10)는 종래 기술에서 설명된 바와 같이 480개의 제 1 유지 전극(Y1∼Y480)과 480개의 제 2 유지 전극(도시되지 않음)이 교대로 하나씩 상호 평행하게 배열되어 있고, 1920개의 어드레스 전극(A1∼A1920)이 상기 제 1 및 제 2 유지 전극들(Y1∼Y480)과 소정 공간을 사이에 두고 직교하도록 배열되어 있으며, 상기 480개 제 2 유지 전극들은 제 2 공통 유지 전극(Z)에 의해 상호 병렬로 연결되어 있다.
제5도에서 참조번호 20은 3전극 면방전 PDP(10)의 제 1 유지 전극들(Y1∼Y480)과 일대일 대응으로 연결되어 상기 제 1 유지 전극들(Y1∼Y480)에 주사 펄스와 제 1 서스테인 펄스를 공급하는 Y 구동부를 나타내고,
30은 3전극 면방전 PDP(10)의 제 2 공통 유지 전극(Z)과 연결되어 상기 제 2 공통 유지 전극(Z)을 통해 제 2 유지 전극들에 제 2 서스테인 펄스를 공급하는 Z 구동부를 나타내고,
40은 3전극 면방전 PDP(10)의 어드레스 전극들(A1∼A1920)과 일대일 대응으로 연결되어 각 셀에 해당되는 8 비트 디지털 화상 신호의 1개 비트값에 따라 상기 어드레스 전극들(A1∼A1920)에 선택적으로 기입 펄스를 공급하는 어드레스 구동부를 나타내고,
150a는 상기 Y 구동부(20)와 Z 구동부(30)와 어드레스 구동부(40)의 구동 펄스 출력 타이밍을 제어하는 타이밍 제어부를 나타내고,
150b는 제 1 내지 제 8 서브필드를 판별하는 서브필드 판별부를 나타내고,
150c는 상기 서브필드 판별부(150b)의 판별 결과에 따라 상기 타이밍 제어부(150a)를 제어하여 가장 많은 개수의 서스테인 펄스가 할당되어 있는 제 8 서브필드의 화면 구현시 공급되는 서스테인 펄스의 주파수를 나머지 제 1 내지 제 7 서브필드보다 2배 높게 조절하는 서스테인 주파수 조절부를 나타낸다.
상기와 같이 구성된 본 발명의 일 실시예에 의한 3전극 면방전 PDP 구동회로가 3전극 면방전 PDP(10) 상에 256 계조 화상을 표시하는 과정은 다음과 같다.
제6도에는 본 발명의 일 실시예에 따른 256(28) 계조 구현시 1 프레임의 세부구성도가 도시되어 있고, 제7도에는 제6도에 도시된 제 6, 제 7, 제 8 서브필드(SF6, SF7, SF8)의 서스테인 기간동안 제 1 및 제 2 유지 전극들에 인가되는 제 1 및 제 2 서스테인 펄스의 타이밍도가 도시되어 있다.
먼저, 256 계조 구현을 위하여 1 프레임은 제6도에 도시된 바와 같이 8개의 서브필드(SF1∼SF8)로 분할 구동되고, 각 서브필드(SF1∼SF3)는 리셋 기간과 어드레스 기간과 서스테인 기간으로 분할 구동된다.
제6도에 도시된 바와 같이 각 서브필드(SF1∼SF8)의 리셋 시간과 어드레스 시간은 종래 기술과 마찬가지로 모든 서브필드(SF1∼SF8)가 동일하고, 각 서브필드(SF1∼SF8)의 서스테인 기간에는 SF1: SF2: SF3: SF4: SF5: SF6: SF7: SF8 = 1: 2: 4: 8: 16: 32: 64: 128 에 비례하는 개수의 제 1, 제 2 서스테인 펄스가 각각 공급된다.
상기 각 서브필드(SF1∼SF8)의 리셋 기간과 어드레스 기간동안 각 전극에 인가되는 구동 펄스는 제4도에 도시된 종래 기술과 동일하므로 설명을 생략한다.
상기 각 서브필드(SF1∼SF8)의 서스테인 기간에는 종래 기술과 마찬가지로 어드레스 전극들(A1∼A1920)과 제 1 유지 전극들(Y1∼Y480)과 제 2 공통 유지 전극(Z)에 OV 를 인가한 상태에서 제 1 유지 전극들(Y1∼Y480)과 제 2 공통 유지 전극(Z)에 180°의 위상차를 가지는 Vs 전압의 제 1, 제 2 서스테인 펄스를 각각 인가하여 바로 전의 어드레스 기간에서 온된 셀을 표시하고 유지시킨다.
하지만, 본 발명의 일 실시예는 종래 기술과 달리 가장 많은 개수의 서스테인 펄스가 할당되어 있는 제 8 서브필드(SF8)의 서스테인 기간에는 나머지 제 1 내지 제 7 서브필드(SF7∼SF7)의 서스테인 기간동안 제 1 유지 전극들(Y1∼Y480)과 제 2 공통 유지 전극(Z)에 공급되던 제 1 및 제 2 서스테인 펄스보다 주파수가 2배 높은 제 1 및 제 2 서스테인 펄스를 제 1 유지 전극들(Y1∼Y480)과 제 2 공통 유지 전극(Z)에 각각 공급한다.
즉, 서스테인 주파수 조절부(150c)는 서브필드 판별부(150b)의 판별 결과에 따라 제 1 내지 제 7 서브필드(SF1∼SF7) 중 1개 서브필드의 서스테인 기간에는 타이밍 제어부(150a)를 제어하여 Y 구동부(20)와 Z 구동부(37)가 제 1 유지 전극들(Y1∼Y480)과 제 2 공통 유지 전극(Z)에 제7도에 도시된 바와 같이 주기가 T1인 제 1 및 제 2 서스테인 펄스를 각각 공급하도록 하고,
제 8 서브필드(SF8)의 서스테인 기간에는 타이밍 제어부(150a)를 제어하여 Y 구동부(20)와 Z 구동부(30)가 제 1 유지 전극들(Y1∼Y480)과 제 2 공통 유지 전극(Z)에 제7도에 도시된 바와 같이 주기가 T1/2 인 제 1 및 제 2 서스테인 펄스를 각각 공급하도록 한다.
그 결과 제 1 내지 제 7 서브필드(SF1∼SF7)의 서스테인 기간에는 동일한 주파수(1/T1)의 제 1 및 제 2 서스테인 펄스가 공급되고, 제 8 서브필드(SF8)의 서스테인 기간에는 상기 제 1 내지 제 7 서브필드(SF1∼SF7)보다 2배 높은 주파수(2/T1)의 제 1 및 제 2 서스테인 펄스가 공급되며, 상기에서 설명된 바와 같이 각 서브필드(SF1∼SF8)의 서스테인 기간에는 SF1: SF2: SF3: SF4: SF5: SF6: SF7: SF8 = 1: 2: 4: 8: 16: 32: 64: 128 에 비례하는 개수의 제 1 및 제 2 서스테인 펄스가 각각 공급되므로 제 8 서브필드(SF8)의 서스테인 기간은 제6도에 도시된 바와 같이 종래 기술보다 1/2로 줄어들어 제 7 서브필드(SF7)의 서스테인 시간과 같아진다.
상기와 같이 제 8 서브필드(SF8)의 서스테인 시간이 종래 기술보다 감소되면 장시간의 발광을 1회 수행하는 “10000000” 밝기 레벨의 발광 시간이 종래 기술보다 짧아지므로 밝기 레벨 128 과 127 사이에서 특히 심하게 나타나던 윤곽선 잡음이 크게 줄어들게 된다.
이와 같이 본 발명은 1 프레임을 구성하는 복수개의 서브필드 중 가장 많은 개수의 서스테인 펄스가 할당되어 있는 서브필드 화면의 구현시 나머지 서브필드보다 높은 주파수의 서스테인 펄스를 공급하여 서스테인 시간이 줄어들도록 하기 때문에 3전극 면방전 PDP 화면에 나타나던 윤곽선 잡음이 줄어들어 화질이 향상되는 효과가 있다.

Claims (1)

  1. 3전극 면방전 플라즈마 디스플레이 패널(이하, 3전극 면방전 PDP라 함) 상에 계조(gray scale) 화상을 표시하기 위하여 1 프레임을 제 1 내지 제 X 서브필드로 분할 구동하고, 제 1 서브필드에서 제 X 서브필드로 갈수록 화면 구현시 많은 개수의 서스테인 펄스를 공급하는 3전극 면방전 PDP의 구동회로에 있어서, 상기 제 1 내지 제 X 서브필드를 판별하는 서브필드 판별부와, 상기 서브필드 판별부의 판별 결과에 따라 상기 X 서브필드의 서스테인 시간을 감소되는 동시에 상기 제 X 서브필드의 서스테인 시간과 상기 제 X-1 서브필드의 서스테인 시간이 같아지도록 상기 제 X 서브필드의 화면 구현시 공급되는 서스테인 펄스의 주파수를 나머지 서브필드보다 높게 조절하는 서스테인 주파수 조절부가 구비된 것을 특징으로 하는 3전극 면방전 PDP의 구동회로.
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