KR19990007344A - 단순 스위치 캐패시터 어레이로 구현된 디지털 아날로그 변환기 및 그 제어 방법 - Google Patents

단순 스위치 캐패시터 어레이로 구현된 디지털 아날로그 변환기 및 그 제어 방법 Download PDF

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Abstract

디지털 아날로그 변환기는 복수의 가중 캐패시터 (Ci) 를 갖는 단일 캐패시터 (6), 연산 증폭기의 출력 노드 및 연산 증폭기의 반전 입력 노드 사이에 접속된 제 1 캐패시터 (2), 및 반전 입력 노드에 둘다 접속된 제 2 캐패시터 (7), 및 펄스 신호 (CLK) 를 가지며, 펄스 신호 및 다중 비트 디지털 신호의 각 펄스 주기에 대한 하이 레벨 및 로우 레벨 중 하나로 유지되는 복수의 제어 신호 (POL) 는 제어기 (8/9/10/11) 로 공급되고, 제어기는 스위칭부 (12/13/14/15) 가 디지털 신호의 데이터 비트의 논리 레벨에 종속하여 제 1 기준 전압 (V1) 및 제 2 기준 전압 (V2) 를 가중 캐패시터로 선택적으로 공급하게 하고, 그후, 임의의 펄스 주기 (T10) 에서 제 3 기준 전압 (V3) 을 가중 캐패시터로 공급하게 하고, 스위칭부는 이전의 펄스 주기에 역순으로 스위칭 동작을 수행하여 연산 증폭기가 비반전 입력 노드에 공급된 전위 레벨에 따라 아날로그 출력 신호를 가변시킨다.

Description

단순 스위치 캐패시터 어레이로 구현된 디지털 아날로그 변환기 및 그 제어 방법
본 발명은 디지털 아날로그 변환기에 관한 것으로, 특히, 스위치 캐패시터 어레이로 구현된 디지털 아날로그 변환기 및 그 제어 방법에 관한 것이다.
스위치 캐패시터 어레이로 구현된 디지털 아날로그 변환기의 전형적인 예가 일본국 특허 공개 공보 제 61-39726 호에 개시되어 있다. 도 1 은 종래 디지털 아날로그 변환기를 나타낸 도면이다. 종래 디지털 아날로그 변환기는 평형 연산 증폭기 (1), 2 개의 캐패시터 어레이 (2a/2b), 2 개의 어레이의 스위칭 소자 (3a/3b), 제어기 (4), 2 개의 캐패시터 (5a/5b), 및 2 개의 스위칭 소자 (6a/6b) 를 구비한다. 평형 연산 증폭기 (1) 는 반전 입력 노드 (-), 비반전 입력 노드 (+), 반전 출력 노드 (-), 및 비반전 출력 노드 (+) 를 갖는다. 캐패시터 (5a) 및 스위칭 소자 (6a) 는 반전 입력 노드 (-) 와 비반전 출력 노드 (+) 사이에 병렬로 접속되고, 캐패시터 (5b) 및 스위칭 소자 (6b) 는 비반전 입력 노드 (+) 와 반전 출력 노드 (-) 사이에 병렬로 접속된다.
4 개의 캐패시터는 캐패시터 어레이 (2a) 를 형성하고, 다른 캐패시터 어레이 (2b) 는 4 개의 캐패시터의 병렬 조합으로 구현된다. 정전 용량은 각 캐패시터 어레이 (2a/2b) 의 좌측단 캐패시터로부터 우측단 캐패시터를 향해가면서 2 배씩 증가며, 이러한 이유 때문에, 4 개의 캐패시터를 C, 2C, 4C 및 8C 로 명명한다.
제 1 캐패시터 어레이 (2a) 의 2 개의 캐패시터는 스위칭 소자 (7a) 에 접속되고, 다른 캐패시터 어레이 (2b) 의 캐패시터는 스위칭 소자 (7b) 에 접속된다. 스위칭 소자 (7a/7b) 는 제어 신호 (CTL1) 에 응답하여 캐패시터 어레이 (2a/2b) 와 반전/비반전 입력 노드 (-)/(+) 사이의 전기적인 접속을 변경시킨다. 스위칭 소자 (7a) 는 캐패시터 어레이 (2a) 를 반전 입력 노드 (-) 또는 비반전 입력 노드 (+) 에 접속시키고, 다른 스위칭 소자 (7b) 는 다른 캐패시터 어레이 (2b) 를 비반전 입력 노드 (+) 또는 반전 입력 노드 (-) 에 접속시킨다.
스위칭 소자 (3) 의 어레이는 캐패시터 어레이 (2a) 의 4 개의 캐패시터와 각각 연관된 4 개의 스위칭 소자 (SP1/SP2/SP3/SP4) 를 갖는다. 제어기 (4) 는 4 개의 스위칭 소자 (SP1 내지 SP4) 에 제어 신호 (CTL2) 를 공급하고, 4 개의 스위칭 소자 (SP1 내지 SP4) 는 제어 신호에 응답하여 기준 전압 (Vref) 원과 접지 전압 레벨 (VGND) 사이의 4 개의 캐패시터에 대한 전기적인 접속을 변경시킨다. 마찬가지로, 스위칭 소자 (3b) 의 어레이는 캐패시터 어레이 (2b) 의 4 개의 캐패시터와 연관된 4 개의 스위칭 소자 (SN1/SN2/SN3/SN4) 를 갖는다. 또한, 제어기는 제어 신호 (CTL2) 를 4 개의 스위칭 소자 (SN1 내지 SN4) 로 공급하고, 4 개의 스위칭 소자 (SN1 내지 SN4) 는 기준 전압 (Vref) 원과 접지 전압 (VGND) 레벨 사이에 캐패시터 어레이 (2b) 의 캐패시터를 접속시킨다. 따라서, 기준 전압 (Vref) 원과 접지 전압은 2 개의 캐패시터 어레이 (2a/2b) 에 선택적으로 공급되고, 아날로그 출력 신호는 기준 전압 (Vref) 원에 따라 변한다.
종래 디지털 아날로그 변환기는 기준 전압 (Vref) 원에 따라 변하는 아날로그 출력 신호를 위해서 2 개의 스위치 캐패시터 어레이 (2a/3a 및 2b/3b) 가 요구되고, 2 개의 스위치 캐패시터 어레이 (2a/3a 및 2b/3b) 는 회로 구성과 제어 순서를 복잡하게 한다.
따라서, 본 발명의 목적은 단순한 회로 구성을 갖는 디지털 아날로그 변환기를 제공하는데 있다.
또한, 본 발명의 다른 목적은 디지털 아날로그 변환기를 제어하는 방법을 제공하는데 있다.
도 1 은 일본국 특허 공개 공보 제 61-39726 호에 개시된 종래 디지털 아날로그 변환기의 회로 구성을 나타낸 회로도.
도 2 는 본 발명에 따른 디지털 아날로그 변환기의 회로 구성을 나타낸 회로도.
도 3 은 디지털 아날로그 변환기를 간략히 나타낸 회로도.
도 4 는 도 2 에 나타낸 디지털 아날로그 변환기의 동작을 나타낸 타이밍 차트.
도 5 는 본 발명에 따른 다른 디지털 아날로그 변환기의 회로 구성을 나타낸 회로도.
도 6 은 본 발명에 따른 구동 회로를 갖는 액정 표시 장치를 나타낸 회로도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 연산 증폭기 3 : 스위칭 소자
4 : 클록 단자 5 , 18 , 19 , 20 : 전압 단자
6 : 캐패시터 어레이 7 : 단일 캐패시터
8 : 배타적 OR 게이트 9 : AND 게이트
10 : 인버터 11 : 인버터 어레이
12 : 스위칭 소자 어레이 14 , 15 : 스위칭 소자
16 : 제어 단자 17 : 데이터 단자
상술한 목적을 달성하기 위해서, 본 발명은 전위 공급의 순서를 변경시키는 것을 제안한다.
본 발명의 제 1 실시예에 따르면, 반전 입력 노드, 비반전 입력 노드 및 출력 노드를 갖는 연산 증폭기; 출력 노드와 반전 입력 노드사이에 접속되고 기준 용량보다 2N배 큰 용량을 가지며, N 은 자연수인, 제 1 캐패시터; 반전 입력 노드에 접속되고 N 과 수는 동일하지만 서로 용량이 상이한 복수의 제 2 캐패시터를 가지며, 복수의 제 2 캐패시터의 용량이 상기 기준 용량보다 20배 큰 용량으로부터 상기 기준 용량보다 2N-1배 큰 용량으로 계단적으로 변하는 제 2 캐패시터 어레이; 반전 입력 노드에 접속되고 기준 용량과 동일한 용량을 갖는 제 3 캐패시터; 출력 노드와 반전 입력 노드사이에 접속되고 제 1 제어 신호에 응답하여 출력 노드를 반전 입력 노드에 전기적으로 접속시키는 제 1 스위칭 소자; 제 1 전압원, 제 2 전압원, 제 3 전압원 및 제 4 전압원에 접속된 입력 포트, 및 복수의제 2 캐패시터, 제 3 캐패시터 및 비반전 입력 노드에 접속된 출력 포트를 가지며, 제 2 제어 신호에 응답하여 제 1 전압 레벨, 제 2 전압 레벨, 및 제 3 전압 레벨을 복수의 제 2 캐패시터 및 제 3 캐패시터로 선택적으로 공급하고, 계속해서 제 4 전압을 비반전 입력 노드로 공급하는 스위칭부; 및 스위칭부에 접속되고 외부 제어 신호 및 N 과 수가 동일한 데이터 비트를 갖는 디지털 신호에 응답하여, 제 1 제어 신호 및 제 2 제어 신호를 활성 레벨과 비활성 레벨 사이에서 변경시키는 제어부를 구비하는 디지털 아날로그 변환기가 제공되며, 외부 신호는 제 1 시간 주기, 제 1 시간 주기에 후속하는 제 2 시간 주기, 제 2 시간 주기에 후속하는 제 3 시간 주기, 및 외부 제어 신호의 전위 레벨의 조합에 종속하여 제 3 시간 주기에 후속하는 제 4 시간 주기를 정의하고, 디지털 신호는 제 1 및 제 2 시간 주기에서 제 1 아날로그 값을 나타내고 제 3 및 제 4 시간 주기에서 제 2 아날로그 값을 나타내고, 제어부는 제 1 시간 주기 및 제 3 시간 주기에서 제 1 스위치 소자가 출력 노드를 반전 입력 노드에 전기적으로 접속시키도록 하고, 제 2 시간 주기 및 제 4 시간 주기에서 반전 입력 노드로부터 출력 노드를 단절시키고, 제어부는 스위칭부가 데이터 비트에 종속하여 제 1 전압 및 제 2 전압을 복수의 제 2 캐패시터로 선택적으로 공급하도록 하고 제 1 시간 주기에서 제 2 전압을 제 3 캐패시터로 공급하도록 하고, 제어부는 제 2 시간 주기에서 스위칭부가 제 3 전압을 복수의 제 2 캐패시터 및 제 3 캐패시터로 공급하도록 하여 연산 증폭기가 출력 노드에서 출력 전위 레벨을 결정하도록 하고, 제어부는 제 3 시간 주기에서 스위칭부가 제 3 전압을 복수의 제 2 캐패시터 및 제 3 캐패시터로 공급하도록 하고, 제어부는 스위칭부가 데이터 비트에 종속하여 제 1 전압 및 제 2 전압을 복수의 제 2 캐패시터로 선택적으로 공급하도록 하고 제 2 전압을 제 3 캐패시터로 공급하도록 하여 연산 증폭기가 출력 전위 레벨을 결정하도록 한다.
본 발명의 다른 실시예에 따르면, 외부 신호 중 하나의 신호를 외부 신호 중 다른 신호의 펄스 주기와 동일한 상기 제 1 및 제 2 시간 주기에서 제 1 레벨로 유지시키는 단계, 및 연산 증폭기가 제 4 전압에 따라 출력 노드에서의 전압 레벨을 가변키도록 외부 신호 중 하나의 신호를 외부 신호 중 다른 신호의 펄스 주기와 동일한 제 3 및 제 4 시간 주기에서 제 1 레벨과 상이한 제 2 레벨로 변경시키는 단계를 구비하는, 제 1 항 또는 제 9 항에 기재된 디지털 아날로그 변환기를 제어하는 방법이 제공된다.
디지털 아날로그 변환기의 형태와 이점 및 제어 방법은 첨부된 도면을 참조한 이하 상세한 설명으로부터 더욱 명백해질 것이다.
제 1 실시예
우선, 도면의 도 2 를 참조하면, 본 발명을 이용한 디지털 아날로그 변환기는 크게 연산 증폭기 (1) 로 이루어진다. 연산 증폭기 (1) 는 반전 입력 노드 (-), 비반전 입력 노드 (+), 및 출력 노드를 가지며, 캐패시터 (2) 및 스위칭 소자 (3) 는 출력 노드와 반전 입력 노드 (-) 사이에 병렬로 접속된다. 캐패시터 (2) 는 기준 용량 (Cref) 보다 2N배 큰 용량을 가지며, 용량을 나타내는 C1 으로 명명된다. 클록 신호 (CLK) 는 클록 단자 (4) 로부터 스위칭 소자 (3) 로 공급되고, 스위칭 소자 (3) 는 클록 신호 (CLK) 에 응답하여 반전 입력 노드 (-) 에 출력 노드를 접속시키고 반전 입력 노드 (-) 로부터 출력 노드를 단절시킨다. 기준 전압 (V1, V2, V3, 및 V4) 은 디지털 아날로그 변환기로 공급되고, 기준 전압 (V1 및 V4) 은 아날로그 출력 신호의 전위 레벨 (Vout) 을 결정한다. 기준 전압 (V4) 은 전압 단자 (5) 로부터 비반전 입력 노드 (+) 로 공급되고, 연산 증폭기 (1) 는 출력 노드로부터 출력 단자 (1a) 로 아날로그 출력 신호 (Vout) 를 공급한다.
디지털 아날로그 변환기는 반전 입력 노드 (-) 에 접속된 N 개의 캐패시터로 이루어진 어레이 (6) 및 반전 입력 노드 (-) 에도 접속된 단일 캐패시터 (7) 를 구비한다. N 은 자연수를 나타낸다. 각각의 N 개의 캐패시터 (6) 는 캐패시터 Ci 라 하고, 여기에서 i 는 0 과 N-1 사이의 범위 내에 있는 자연수, 즉, 0 ≤i≤N-1 이다. 용량은 (Cref × 20) 으로부터 (Cref × 2N-1) 으로 증가한다. 즉, 캐패시터 (7) 는 기준 용량 (Cref) 과 동일한 용량을 갖는다.
디지털 아날로그 변환기는 배타적 OR 게이트 (8), AND 게이트 (9) 의 어레이, 인버터 (10), 인버터 (1) 의 어레이, 2 개의 어레이의 스위칭 소자 (12/13), 및 스위칭 소자 (14/15) 를 더 구비한다. 각 어레이 (12/13) 는 N 개의 스위칭 소자를 가지며, N 은 자연수를 나타낸다. 어레이 (12) 의 스위칭 소자는 캐패시터 어레이 (6) 의 N 개의 커패시터 (Ci) 에 각각 접속된다. 마찬가지로, 어레이 (13) 의 스위칭 소자는 캐패시터 어레이 (6) 의 N 개의 캐패시터 (Ci) 에 각각 접속된다.
배타적 OR 게이트 (8) 는 2 개의 입력 노드를 가지며, 그중 하나는 클록 단자 (4) 에 접속되고, 다른 하나는 제어 단자 (16) 에 접속된다. 상술한 바와 같이, 클록 신호 (CLK) 는 클록 단자 (4) 로 공급되고, 극성 제어 신호 (POL) 가 제어 단자 (16) 로 공급된다. 극성 제어 신호 (POL) 는 클록 신호 (CLK) 와 배타적 OR 되고, 배타적 OR 게이트 (8) 는 제어 신호 (CTL11) 를 산출한다.
AND 게이트 (9) 의 어레이는 2 개의 입력 노드를 갖는다. 입력 노드 중 하나는 배타적 OR 게이트 (8) 의 출력 노드에 접속되고, 입력 노드 중 다른 하나는 데이터 단자 (17) 에 접속된다. N 비트 디지털 신호 (Di) 는 데이터 단자 (17) 로 공급되고, N 비트는 제어 신호 (CTL11) 와 AND 되어 제어 신호 (CTL12) 를 생성한다. 접미어 i 는 0 내지 (N-1) 의 범위에 있으며, N 은 자연수이다.
기준 전압 (V1) 은 전압 단자 (18) 로부터 스위칭 소자의 어레이 (12) 로 공급되고, 기준 전압 (V2 및 V3) 은 전압 단자 (19/20) 로부터 스위칭 소자 (14/15) 로 각각 공급된다. 스위칭 소자의 어레이 (12) 는 전압 단자 (18) 와 캐패시터의 어레이 (6) 사이에 접속되고, 제어 신호 (CTL12) 를 가지고 제어된다. 스위칭 소자의 어레이 (12) 는 기준 전압 (V1) 을 캐패시터의 어레이 (6) 로 전송하거나 또는 제어 신호 (CTL12) 의 레벨에 종속하는 기준 전압 (V1) 의 전달을 중지시킨다.
스위칭 소자 (14) 는 일단부에 전압 단자 (19) 가 접속되고 다른 단부는 스위칭 소자의 어레이 (13) 및 캐패시터 (7) 가 접속된다. 스위칭 소자 (15) 는 일단부에 전압 단자 (20) 가 접속되고 다른 단부는 스위칭 소자의 어레이 (13) 및 캐패시터 (7) 가 접속된다. 인버터 (10) 는 상보형 제어 신호 (CTLB11) 를 생성하고, 제어 신호 (CTL11) 및 상보형 제어 신호 (CTLB11) 는 스위칭 소자 (14) 및 스위칭 소자 (15) 로 각각 공급된다. 스위칭 소자 (14/15) 는 상보적으로 턴온 및 턴오프된다. 스위칭 소자 (14) 는 기준 전압 (V2) 을 스위칭 소자의 어레이 (13) 및 캐패시터 (7) 로 전송하거나 기준 전압 (V2) 의 전달을 중지시킨다. 즉, 스위칭 소자 (15) 는 기준 전압 (V3) 을 스위칭 소자의 어레이 (13) 로 전송하거나 기준 전압 (V3) 의 전달을 중지시킨다.
인버터 어레이 (11) 는 AND 게이트 (9) 어레이와 스위칭 소자의 어레이 (13) 사이에 접속되어 상보형 제어 신호 (CTLB12) 를 생성한다. 스위칭 소자 어레이 (13) 는 상보형 제어 신호 (CTLB12) 의 전위 레벨에 종속하여 턴온 및 턴오프되어, 기준 전압 (V2 및 V3) 중 하나를 캐패시터 어레이 (6) 로 전송하거나 또는 기준 전압 (V2/V3) 의 전달을 중지시킨다.
계속해서, 디지털 아날로그 변환의 원리를 설명한다. 도 3 은 본 발명을 이용한 디지털 아날로그 변환기를 간략히 나타낸 도면이다. 전압 단자 (18 및 19) 는 전압 단자 (V1 및 V2) 에 각각 대응하고, 전압 단자 (5 및 20) 는 단일 전압 단자 (V4) 로 표시된다. 또한, 단자 (V1, V2 및 V4) 에서의 전위 레벨은 각각 V1, V2 및 V4 라 한다. 캐패시터 (CP1) 는 기준 용량 (C) 보다 2N배 큰 용량을 가지며, 캐패시터 (CP2) 는 기준 용량 (C) 보다 n 배 큰 용량을 갖는다. 캐패시터 (CP3) 는 기준 용량 (C) 보다 (2N-n) 배 큰 용량을 갖는다. 스위칭 소자 (SW1/SW3) 및 스위칭 소자 (SW2/SW4/SW5) 는 온 상태 및 오프 상태사이에서 선택적으로 변경된다.
먼저, 스위칭 소자 (SW2/SW4/SW5) 가 단락되고, 스위치 소자 (SW1/SW3) 는 개방된다. 그후, 캐패시터 (CP1, CP2, 및 CP3) 가 리셋된다. 연산 증폭기 (OP) 는 출력 신호 (Vo) 가 비반전 입력 노드 (+) 에서의 전위 레벨 (V4) 과 동일해지도록 한다.
다음으로, 스위칭 소자 (SW1/SW3) 가 단락되고, 스위칭 소자 (SW2/SW4/SW5) 가 개방된다. 수학식 1 은 전하의 보존의 원리에 의거하여 부여된다.
여기에서, Va 는 연산 증폭기 (OP) 의 반전 입력 노드 (-) 에서의 전위 레벨이다. 출력 신호 Vo 에 대해서 수학식 1 을 풀면,
가 획득된다. 비반전 입력 단자 (+) 에서의 전위 레벨 (V4) 과 전위 레벨 (Va) 이 동일해지는 것으로 가정하는 것이 가능면, 수학식 2 로부터 수학식 3 이 얻어진다.
수학식 3 에서, n 은 정수를 나타내고, 0 으로부터 2N까지 가변한다. 본 발명자는 n 값에 종속하여 출력 전위 레벨 (Vo) 을 결정한다.
캐패시터 (CP2) 를 캐패시터의 어레이 (6) 및 스위칭 소자의 어레이 (12/13) 와 대체시키면, N 비트 디지털 신호 (Di) 와 동일한 아날로그 출력 신호 (Vout) 가 획득된다.
다음으로, 스위칭 소자 (SW1/SW3/SW5) 와 스위칭 소자 (SW2/SW4) 사이의 스위칭 동작을 고찰한다. 먼저, 스위칭 소자 (SW1/SW3/SW5) 가 단락되고, 스위칭 소자 (SW2/SW4) 가 개방된다. 그후, 스위칭 소자 (SW1/SW3/SW5) 가 개방되고, 스위칭 소자 (SW2/SW4) 가 단락된다. 수학식 4 는 전하 보존의 원리에 의거하여 주어진다.
여기에서, Va 는 연산 증폭기 (OP) 의 반전 입력 노드에서의 전위 레벨이다. 또한, Va = V4 로 가정하는 것이 가능하다. 수학식 4 를 Vo 에 대해서 풀면 수학식 5 가 얻어진다.
수학식 3 과 수학식 5 를 변경하면, 수학식 6 및 수학식 7 이 얻어진다.
수학식 6 과 수학식 7 을 비교하면, 출력 전위 (Vo) 가 전위 레벨 (V4) 에 대해 대칭인 것을 알 수 있다. 본 발명자는 다음과 같이 결론 지었다. 스위칭 소자 (SW1, SW2, SW3, SW4 및 SW5) 가 역순으로 변경되면, 출력 전위 (Vo) 는 전위 레벨 (V4) 에 따라 변경된다.
배타적 OR 게이트 (8) 및 AND 게이트의 어레이 (9) 는 극성 제어 신호 (POL), 클록 신호 (CLK) 및 디지털 신호 (Di) 에 응답하여 스위칭 소자 (3/14/15) 및 스위칭 소자의 어레이 (12/13) 를 제어하고, 도 2 에 나타낸 디지털 아날로그 변환기는 도 3 에 간략히 나타낸 디지털 아날로그 변환기와 관련하여 설명한 상술한 디지털 아날로그 변환을 실현한다.
도 4 는 도 2 에 나타낸 변환기에 의해서 성취된 디지털 아날로그 변환을 나타낸다. 극성 제어 신호 (POL) 는 시간 (t1) 에서 로우 레벨로 변경되고, 디지털 신호 (D1) 는 시간 (t2) 과 시간 (t4) 사이의 시간 주기 (T10) 동안 AND 게이트의 어레이 (9) 로 공급된다. 클록 신호 (CLK) 는 시간 (t2) 와 시간 (t3) 사이, 즉, 서브 시간 주기 (T11) 동안 하이 레벨로 된다. 클록 신호 (CLK) 는 로우 레벨로 변경되고, 시간 (t3) 내지 시간 (t4), 즉 서브 시간 주기 (T12) 동안 로우 레벨로 유지된다.
서브 시간 주기 (T11) 동안, 스위칭 소자 (3) 가 단락되고, 배타적 OR 게이트 (8) 는 제어 신호 (CTL11) 를 하이 레벨로 변경시킨다. 어레이 (9) 의 AND 게이트는 디지털 신호 (Di) 의 비트에 종속하는 제어 신호 (CTL12) 의 논리 레벨을 각각 결정한다. 하이 레벨의 제어 신호 (CTL11) 는 스위칭 소자 (14) 를 단락시키고, 스위칭 소자 (14) 는 기준 전압 (V2) 을 스위칭 소자의 어레이 (13) 와 캐패시터 (7) 로 공급한다. 한편, 로우 레벨의 상보형 제어 신호 (CTLB11) 는 스위칭 소자 (15) 를 개방시켜, 스위칭 소자 (15) 는 기준 전압 (V3) 이 통과하는 것을 허용하지 않는다. 이러한 이유 때문에, 어레이 (12) 의 스위칭 소자는 선택적으로 단락 및 개방 되고, 어레이 (13) 의 스위칭 소자는 어레이 (12) 의 스위칭 소자와 상보적으로 선택적으로 단락 및 개방된다. 어레이 (12) 의 단락된 스위칭 소자는 기준 전압 (V1) 을 어레이 (6) 의 연관된 캐패시터 (Ci) 로 전송하고, 어레이 (13) 의 단락된 스위칭 소자는 기준 전압 (V2) 을 어레이 (6) 의 나머지 캐패시터 (Ci) 로 전송한다. 따라서, 캐패시터 (Ci) 는 기준 전압 (V1) 및 기준 전압 (V2) 을 선택적으로 축적한다.
한편, 디지털 아날로그 변환기가 서브 시간 주기 (T12) 에 있는 동안, 스위칭 소자 (3) 는 개방되고, 배타적 OR 게이트 (8) 는 로우 레벨의 제어 신호 (CTL11) 를 AND 게이트의 어레이 (9) 및 인버터 (10) 로 공급한다. 스위칭 소자의 어레이 (12) 가 개방되고, 스위칭 소자의 어레이 (13) 는 단락된다. 스위칭 소자 (14) 가 개방되고, 스위칭 소자 (15) 는 단락된다. 결과적으로, 디지털 아날로그 변환기는 서브 시간 주기 (T11) 에서 캐패시터 (Ci) 에 축적된 전기 전하에 의거하여 디지털 아날로그 변환을 수행한다. 아날로그 출력 신호 (Vout) 는 수학식 8 로 표시된다.
극성 제어 신호 (POL) 는 시간 (t5) 에서 하이 레벨로 변경되고, 디지털 신호 (Di) 는 시간 (t6) 과 시간 (t8) 사이의 시간 주기 (T20) 에서 AND 게이트의 어레이 (9) 로 공급된다. 클록 신호 (CLK) 는 시간 (t7) 에서 하이 레벨로부터 로우 레벨로 변경되고, 시간 주기 (T20) 는 시간 서브 주기 (T21) 와 시간 서브 주기 (T22) 로 분할된다.
시간 서브 주기 (T21) 에서, 스위칭 소자의 어레이 (12) 가 개방되고, 스위칭 소자의 어레이 (13) 는 단락된다. 스위칭 소자 (14) 가 개방되고, 스위칭 소자 (15 및 3) 가 단락된다. 시간 서브 주기 (T22) 에서, 스위칭 소자의 어레이 (12/13) 는 디지털 신호 (Di) 의 상보 비트의 논리 레벨에 종속하여 선택적으로 단락 및 개방되고, 스위칭 소자 (14) 가 단락되고, 스위칭 소자 (15/3) 가 개방된다. 아날로그 출력 신호 (Vout) 는 다음과 같이 표시된다.
기준 전압 (V4) 은 포지티브 전원 전압 레벨의 절반으로 조절되고, 기준 전압 (V3) 은 기준 전압 (V4) 의 절반으로 조절된다. 그후, 기준 전압 레벨 (V1) 과 기준 전압 레벨 (V2) 사이의 차, 즉 (V1 - V2) 는 기준 전압 레벨 (V3) 와 기준 전압 레벨 (V4) 의 합, 즉 (V3 + V4) 과 기준 전압 (V3) 사이의 중간 전위 레벨로 조절된다. 수학식 8 과 수학식 9 를 비교하면, 아날로그 출력 신호 (Vout) 가 기준 전압 레벨 (V4) 에 따라 전위 레벨을 가변시키는 것을 알 수 있다.
상술한 바로부터 이해할 수 있는 바와 같이, 비록 단지 하나의 캐패시터 어레이 (6) 만이 본 발명에 따라 디지털 아날로그 변환기에 일체 되더라도, 극성 제어 신호 (POL) 는 배타적 OR 게이트 (8) 와 AND 게이트 어레이 (9) 가 스위칭 소자 (12/13/14/15) 의 스위칭 동작을 변경시키도록 하고, 디지털 아날로그 변환기는 기준 전압 (V4) 에 따라 아날로그 출력 신호 (Vout) 를 가변시킨다. 이러한 유 때문에, 단지 하나만의 캐패시터 어레이 (6) 가 일체되기 때문에 디지털 아날로그 변환기의 배치가 간략해진다.
본 예에서, 기준 전압 (V1, V2, V3, 및 V4) 는 4.5 볼트, 4 볼트, 2.5 볼트, 및 5 볼트로 각각 조절된다. 스위칭 소자의 어레이 (12/13) 및 스위칭 소자 (14/15) 전체로서 스위칭부를 구성하고, 배타적 OR 게이트 (8), AND 게이트의 어레이 (9) 및 인버터 (10/11) 전체로서 제어부를 구성한다.
제 2 실시예
도 5 는 본 발명을 이용한 다른 디지털 아날로그 변환기를 나타낸다. 예를 들면, 디지털 신호 (Dk) 는 N 비트 및 M 비트로 분할되고, 디지털 아날로그 변환기는 N 비트 및 M 비트를 각각 처리한다. 제 2 실시예를 구현한 디지털 아날로그 변환기는 연산 증폭기 (31), 캐패시터 (32), 스위칭 소자 (33), 클록 단자 (34), 전압 단자 (35), 캐패시터 어레이 (36), 캐패시터 (37), 배타적 OR 게이트 (38), AND 게이트 (39) 의 어레이, 인버터 (40), 인버터 어레이 (41), 스위칭 소자의 어레이 (42), 스위칭 소자의 어레이 (43), 스위칭 소자 (44/45), 제어 단자 (46), 데이터 단자 (47) 및 전압 단자 (47/48/49) 를 구비한다. 연산 증폭기 (31), 캐패시터 (32), 스위칭 소자 (33), 클록 단자 (34), 전압 단자 (35), 캐패시터 어레이 (36), 캐패시터 (37), 배타적 OR 게이트 (38), AND 게이트 (39) 의 어레이, 인버터 (40), 인버터 어레이 (41), 스위칭 소자의 어레이 (42), 스위칭 소자의 어레이 (43), 스위칭 소자 (44/45), 제어 단자 (46), 데이터 단자 (47) 및 전압 단자 (47/48/49) 는 각각 연산 증폭기 (1), 캐패시터 (2), 스위칭 소자 (3), 클록 단자 (4), 전압 단자 (5), 캐패시터 어레이 (6), 캐패시터 (7), 배타적 OR 게이트 (8), AND 게이트 (9) 의 어레이, 인버터 (10), 인버터 어레이 (11), 스위칭 소자의 어레이 (12), 스위칭 소자의 어레이 (13), 스위칭 소자 (14/15), 제어 단자 (16), 데이터 단자 (17) 및 전압 단자 (47/48/49) 에 대응한다. 디지털 신호 (Dk) 가 (M + N) 비트로 구성되기 때문에, 어레이 (39) 는 (M + N) AND 게이트를 가지며, (M + N) 비트는 제어 신호 (CTL12) 를 형성한다. 다른 구성 성분은 간략화를 위해서 이하 설명을 생략한다.
디지털 아날로그 변환기는 연산 증폭기 (31) 의 반전 입력 단자 (-) 에 접속된 캐패시터 (51) 및 노드 (N50) 를 통해 캐패시터 (51) 에 접속된 캐패시터의 어레이 (52) 를 더 구비한다. 캐패시터 (51) 는 기준 용량 (C) 과 동일한 용량을 갖는다. 캐패시터의 어레이 (52) 또는 캐패시터 어레이 (52) 는 M 개의 캐패시터 (Cj) 를 가지며, 여기에서 j 는 정수이고 0 과 (M-1) 사이, 즉, 0 ≤j≤M-1 범위에 있고, 캐패시터 (Cj) 의 용량은 20C 로부터 2M-1C 로 계단식으로 증가한다.
디지털 아날로그 변환기는 전압 단자 (48) 와 캐패시터 어레이 (52) 사이에 접속된 스위칭 소자의 어레이 (53) 를 더 구비한다. 어레이 (53) 는 M 스위칭 소자를 가지며, 이들 스위칭 소자는 어레이 (52) 의 캐패시터 (Cj) 에 접속된다. 스위칭 소자의 어레이 (53) 가 제어 신호 (CTL12) 에 응답하여 캐패시터 (Cj) 를 전압 단자 (48) 에 선택적으로 접속시키커나 또는 기준 전압 (V1) 의 전달을 중지시킨다.
디지털 아날로그 변환기는 어레이 (52) 의 캐패시터 (Cj) 와 전압 단자 (49) 사이에 접속된 스위칭 소자의 어레이 (54) 를 더 구비하고, M 스위칭 소자는 어레이 (54) 를 형성한다. 스위칭 소자의 어레이 (54) 는 상보형 제어 신호 (CTLB12) 에 응답하여 캐패시터 (Cj) 를 전압 단자 (49) 에 선택적으로 접속시키거나 기준 전압 (V2) 의 전달을 중지시킨다.
디지털 아날로그 변환기는 전압 단자 (50) 와 노드 (N50) 사이에 접속된 스위칭 소자 (55) 를 더 구비하고, 스위칭 소자 (55) 는 클록 신호 (CLK) 에 응답하여 노드 (N50) 를 전압 단자 (50) 에 접속시키거나 기준 전압 (V3) 의 전달을 중지시킨다.
따라서, 디지털 아날로그 변환기는 (M + N) 비트 디지털 신호 (Dk) 를 개별적으로 처리한다. 클록 신호 (CLK), 극성 제어 시호 (POL), 및 디지털 신호 (Dk) 는 도 4 에 나타낸 디지털 아날로그 변환기로 공급되고, 디지털 아날로그 변환기는 디지털 신호 (Dk) 를 다음과 같이 아날로그 출력 신호 (Vout) 로 변환한다.
서브 시간 주기 (T11) 에서, 클록 신호 (CLK) 는 하이 레벨로 변경되고, 배타적 OR 게이트 (38) 는 제어 신호 (CTL) 를 하이 레벨로 변경한다. 제어 신호 (CTL) 는 AND 게이트 (39) 를 인에이블 시키고, AND 게이트 (39) 는 디지털 신호 (Dk) 의 (M + N) 비트의 논리 레벨에 종속하여 제어 신호 (CTL12) 를 하이 레벨 및 로우 레벨로 선택적으로 변경시킨다. 그후, 제어 신호 (CTL12) 는 어레이 (42/43/53/54) 의 스위칭 소자를 선택적으로 단락 및 개방시킨다. 스위칭 소자 (33/44/55) 가 단락되고, 스위칭 소자 (45) 가 개방된다. 어레이 (42/53) 의 단락된 스위칭 소자는 기준 전압 (V1) 을 어레이 (36/52) 의 연관된 캐패시터 (Ci 및 Cj) 로 공급하고, 어레이 (43/54) 의 단락된 스위칭 소자는 기준 전압 (V2) 을 어레이 (36/52) 의 연관된 캐패시터 (Ci 및 Cj) 로 공급한다. 따라서, 기준 전압 (V1/V2) 은 서브 시간 주기 (T11) 에서 캐패시터 (Ci 및 Cj) 에 선택적으로 축적된다.
클록 신호 (CLK) 는 시간 (t3) 에서 로우 레벨로 변경되고, 서브 시간 주기 (T12) 에서 로우 레벨로 유지된다. 배타적 OR 게이트 (38) 는 제어 신호 (CTL11) 를 로우 레벨로 변경시키고, AND 게이트 (39) 는 제어 신호 (CTL12) 를 로우 레벨로 변경시킨다. 어레이 (42/53) 의 스위칭 소자가 개방되고, 다른 어레이 (43/54) 의 스위칭 소자는 단락된다. 스위칭 소자 (33/44/55) 가 개방되고, 스위칭 소자 (45) 는 단락된다. 그후, 연산 증폭기 (31) 는 아날로그 출력 신호 (Vout) 를 수학식 10 에 의한 계산에 따라 변경시킨다.
계속해서, 극성 제어 신호 (POL) 가 시간 (t5) 에서 하이 레벨로 변경되고, 다른 디지털 신호 (Dk) 는 시간 주기 (T20) 에서 데이터 단자 (47) 로 공급된다. 서브 시간 주기 (T21) 에서, 어레이 (42/53) 의 스위칭 소자가 개방되고, 어레이 (43/54) 의 스위칭 소자가 단락된다. 스위칭 소자 (44) 가 개방되고, 스위칭 소자 (45) 가 단락되고, 스위칭 소자 (33 및 55) 가 개방된다.
클록 신호 (CLK) 는 서브 타임 주기 (T22) 에서 로우 레벨로 변경되고, 어레이 (42/43/53/54) 의 스위칭 소자는 디지털 신호 (Dk) 의 (M + N) 비트의 논리 레벨에 종속하여 선택적으로 개방 및 단락된다. 스위칭 소자 (44) 가 단락되고, 스위칭 소자 (45) 가 개방되고, 스위칭 소자 (33/55) 가 개방된다. 그후, 연산 증폭기 (31) 는 다음과 같은 아날로그 출력 신호 (Vout) 를 가변한다.
기준 전압 (V4) 은 포지티브 전원 전압 레벨의 절반으로 조절되고, 기준 전압 (V3) 은 기준 전압 (V4) 의 절반으로 조절된다. 그후, 기준 전압 레벨 (V1) 과 기준 전압 레벨 (V2) 사이의 차, 즉, (V1 - V2) 는 기준 전압 레벨 (V3) 과 기준 전압 레벨 (V4) 의 합, 즉, (V3 + V4) 과 기준 전압 (V3) 사이의 중간 전위 레벨로 조절된다. 수학식 (10) 과 수학식 (11) 를 비교하면, 아날로그 출력 신호 (Vout) 가 기준 전압 레벨 (V4) 에 따라 전위 레벨을 가변시키는 것을 알수 있다. 디지털 아날로그 변환기는 제 1 실시예의 모든 이점을 성취한다.
액정 표시의 구동에의 응용
도 2 및 도 5 에 나타낸 디지털 아날로그 변환기는 액정 표시 장치에 유용하다. 도 6 은 액티브 매트릭스 액정 표시 장치를 나타낸 도면이다. 액티브 매트릭스 액정 표시 장치는 복수의 픽셀 (P11 내지 P1n, ... , 및 Pm1 내지 Pmn), 및 박막 스위칭 트랜지스터 (TFT) 를 구비하며, 픽셀 전극 (EL1), 카운터 전극부 (EL2), 및 이들 사이의 액정이 각각의 복수의 픽셀 (P11 내지 Pmn) 을 형성한다. 픽셀 (P11 내지 Pmn) 은 스크린 (60) 을 형성하고, N 과 같은 이미지가 스크린 (60) 상에 생성된다. 복수의 데이터선 (DL1 내지 DLn) 은 픽셀 (P11 내지 Pmn) 의 박막 스위칭 트랜지스터 (TFT) 의 드레인 노드에 선택적으로 접속되고, 복수의 어드레스선 (DS1 내지 DSm) 은 픽셀 (P11 내지 Pmn) 의 박막 스위칭 트랜지스터 (TFT) 의 게이트 전극에 선택적으로 접속된다.
액티브 매트릭스 액정 표시 장치는 어드레스 디코더 (61) 및 구동 회로 (62) 를 더 구비한다. 어드레스 디코더 (61) 는 어드레스 신호를 디코딩하고, 어드레스선 (DS1 내지 DSm) 을 활성 레벨로 선택적으로 변경시킨다.
구동 회로 (62) 는 도 3 또는 도 5 에 나타낸 디지털 아날로그 변환기를 포함한다. 프레임 제어 신호 (SF), 수평 스캐닝 비트 동기 신호 (SH) 및 디지털 비디오 신호 (SV) 가 극성 제어 신호 (POL), 클록 신호 (CLK) 및 디지털 신호 (Di/Dk) 로서 디지털 아날로그 변환기로 공급된다. 프레임 제어 신호 (SF) 는 매 프레임 마다 하이 레벨과 로우 레벨사이에서 전위 레벨을 변경시킨다. 본 예에서, 구동 회로 (62) 및 어드레스 디코더 (61) 는 단일 반도체칩 (63) 상에 집적된다.
액티브 매트릭스 액정 표시 장치가 스크린 (60) 상에 풀칼라 이미지를 형성하기를 기대한다면, 픽셀은 3 원색의 3 부분으로 되고, 구동 회로 (62) 도 점선 (64/65) 으로 표시한 3 부분으로 된다. 본 예에서, 다른 구동 회로 (64/65) 는 반도체칩 (63) 상에 집적될 수도 있다.
비록 본 발명에 대한 특정 실시예를 설명했지만, 각종 변경 및 수정이 본 발명의 취지 및 범주로부터 벗어나지 않고 이루어질 수 있는 것이 당해 분야에 숙련된 자에게 명백하다.
구동 회로 (62) 만 또는 구동 회로 (62/64/65) 가 단일 반도체칩 상에 집적될 수도 있다.
기준 전압 (V1 및 V2) 이 포지티브 전원 전압 레벨과 접지 레벨 사이에서 적절하게 조절되는 경우, 디지털 아날로그 변환기는 포지티브 전원 전압/접지 전압의 요동에 의해서 거의 영향을 받지 않는다.
이상의 설명에 따르면, 본 발명은 단순한 회로 구성을 갖는 디지털 아날로그 변환기를 제공하고, 디지털 아날로그 변환기를 제어하는 방법을 제공한다.

Claims (19)

  1. 반전 입력 노드 (-), 비반전 입력 노드 (+) 및 출력 노드를 갖는 연산 증폭기 (1; OP; 31),
    상기 출력 노드와 상기 반전 입력 노드 사이에 접속되고 기준 용량보다 2N배 큰 용량을 가지며, 상기 N 은 자연수인, 제 1 캐패시터 (2; CP1; 32),
    상기 반전 입력 노드에 접속되고 상기 N 과 수는 동일하고 서로 용량이 상이한 복수의 제 2 커패시터 (Ci) 를 가지며, 상기 복수의 제 2 캐패시터의 용량이 상기 기준 용량보다 20배 큰 용량으로부터 상기 기준 용량보다 2N-1배 큰 용량으로 계단적으로 변하는 제 2 캐패시터 어레이 (6; CP2; 36),
    상기 출력 노드와 상기 반전 입력 노드 사이에 접속되고 제 1 제어 신호 (CLK) 에 응답하여 상기 출력 노드를 상기 반전 입력 노드에 전기적으로 접속시키는 제 1 스위칭 소자 (3; SW5; 33),
    전기 전하를 상기 복수의 제 2 캐패시터에 충전시키는 상기 제 2 캐패시터 어레이와 연관된 스위칭부 (12/13/14/15; SW1/SW2/SW3/SW4; 42/ 43/ 44/45), 및
    상기 스위칭부에 접속되고 외부 제어 신호 및 상기 N 과 수가 동일한 데이터 비트를 갖는 디지털 신호에 응답하여 상기 제 1 제어 신호와 제 2 제어 신호를 활성 레벨과 비활성 레벨 사이에서 변경시키는 제어부를 구비한 디지털 아날로그 변환기에 있어서,
    상기 반전 입력 노드와 상기 스위칭부 사이에 접속되고 상기 기준 용량과 동일한 용량을 갖는 제 3 캐패시터 (7; CP3; 37) 를 더 구비하며,
    상기 스위칭부는 제 1 전압 (V1) 원, 제 2 전압 (V2) 원, 제 3 전압 (V3) 원 , 및 제 4 전압 (V4) 원에 접속된 입력 포트, 및 상기 복수의 제 2 캐패시터 (Ci), 상기 제 3 캐패시터 (7; CP3; 37) 및 상기 비반전 입력 노드 (+) 에 접속된 출력 포트를 가지며, 제 2 제어 신호 (CTL11/CTLB11/CTL12/CTLB12) 에 응답하여 상기 제 1 전압 레벨, 상기 제 2 전압 레벨 및 상기 제 3 전압 레벨을 상기 복수의 제 2 캐패시터 및 상기 제 3 캐패시터로 선택적으로 공급하고 계속해서 상기 제 4 전압을 상기 비반전 입력 노드로 공급하고,
    상기 외부 신호 (CLK/POL) 는 제 1 시간 주기 (T11), 상기 제 1 시간 주기에 후속하는 제 2 시간 주기 (T12), 상기 제 2 시간 주기에 후속하는 제 3 시간 주기 (T21), 및 상기 외부 제어 신호의 전위 레벨의 조합에 종속하여 상기 제 3 시간 주기에 후속하는 제 4 시간 주기 (T22) 를 정의하고,
    상기 디지털 신호는 상기 제 1 및 제 2 시간 주기에서 제 1 아날로그 값을 나타내고 상기 제 3 및 제 4 시간 주기에서 제 2 아날로그 값을 나타내고,
    상기 제어부는 상기 제 1 시간 주기 (T11) 및 상기 제 3 시간 주기 (T21) 에서 상기 제 1 스위칭 소자 (3; SW5; 33) 가 상기 출력 노드를 상기 반전 입력 노드에 전기적으로 접속시키도록 하고, 상기 제 2 시간 주기 (T12) 및 상기 제 4 시간 주기 (T22) 에서 상기 반전 입력 노드로부터 상기 출력 노드를 단절시키고,
    상기 제어부는 상기 스위칭부가 상기 데이터 비트에 종속하여 상기 제 1 전압 (V1) 및 상기 제 2 전압 (V2) 을 상기 복수의 제 2 캐패시터 (Ci) 로 선택적으로 공급하도록 하고, 상기 제 1 시간 주기 (T11) 에서 상기 제 2 전압 (V2) 을 상기 제 3 캐패시터 (7; CP3; 37) 에 공급하고,
    상기 제어부는 상기 제 2 시간 주기 (T12) 에서 상기 스위칭부가 상기 제 3 전압 (V3) 을 상기 복수의 제 2 캐패시터 (Ci) 및 상기 제 3 캐패시터 (3; CP3; 37) 로 공급하도록 하여 상기 연산 증폭기가 상기 출력 노드에서 출력 전위 레벨(Vout) 을 결정하고,
    상기 제어부는 상기 제 3 시간 주기 (T21) 에서 상기 스위칭부가 상기 제 3 전압 (V3) 을 상기 복수의 제 2 캐패시터 (Ci) 및 상기 제 3 캐패시터 (3; CP3; 37) 로 공급하도록 하고,
    상기 제어부는 상기 스위칭부가 상기 데이터 비트에 종속하여 상기 제 1 전압 (V1) 및 상기 제 2 전압 (V2) 을 상기 복수의 제 2 캐패시터 (Ci) 로 선택적으로 공급하도록 하고, 상기 제 4 시간 주기 (T22) 에서 상기 제 2 전압 (V2) 을 상기 제 3 캐패시터 (3; CP3; CP37) 로 공급하도록 함으로서, 상기 연산 증폭기가 상기 출력 전위 레벨 (Vout) 을 결정하도록 하는 것을 특징으로 하는 디지털 아날로그 변환기.
  2. 제 1 항에 있어서, 상기 제 3 전압 (V3) 이 상기 제 4 전압 (V4) 과 동일한 것을 특징으로 하는 디지털 아날로그 변환기.
  3. 제 1 항에 있어서, 상기 제 3 전압 (V3) 은 상기 제 4 전압 (V4) 과 크기가 상이한 것을 특징으로 하는 디지털 아날로그 변환기.
  4. 제 3 항에 있어서, 상기 제 1 전압과 상기 제 2 전압 사이의 차 (V1 - V2) 는 상기 제 3 전압과 상기 제 4 전압의 합 (V3 + V4) 과 상기 제 3 전압 사이에 있는 것을 특징으로 하는 디지털 아날로그 변환기.
  5. 제 1 항에 있어서, 상기 스위칭부는,
    상기 N 과 수가 동일한 복수의 제 2 스위칭 소자를 가지며 상기 전압 (V1) 원과 상기 복수의 제 2 캐패시터 (Ci) 사이에 접속되고, 상기 제 2 제어 신호의 제 1 서브 제어 신호 (CTL12) 에 응답하여 개방 상태와 단락 상태 사이에서 변경되는 제 1 스위칭 어레이 (12; SW1; 42),
    상기 N 과 수가 동일한 복수의 제 3 스위치 소자를 가지며 공통 노드와 상기 복수의 제 2 캐패시터 사이에 접속되고, 상기 제 1 서브 제어 신호에 상보적인 상기 제 2 제어 신호의 제 2 서브 제어 신호 (CTLB12) 에 응답하여 상기 개방 상태와 상기 단락 상태 사이에서 변경되고, 상기 공통 노드가 상기 제 3 캐패시터에 더 접속되는, 제 2 스위칭 어레이 (13; SW2; 43),
    상기 제 2 전압 (V2) 원과 상기 공통 노드 사이에 접속되고 상기 제어 신호의 제 3 서브 제어 신호 (CTL11) 에 응답하여 상기 개방 상태와 상기 단락 상태사이에서 변경되는 제 4 스위칭 소자 (14; SW3; 44), 및
    상기 제 3 전압 (V3) 원과 상기 공통 노드 사이에 접속되고 상기 제 3 서브 제어 신호에 상보적인 상기 제 2 제어 신호의 제 4 서브 제어 신호 (CTLB11) 에 응답하여, 상기 개방 상태와 상기 단락 상태 사이에서 변경되는 제 5 스위칭 소자 (15; SW4; 45) 를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
  6. 제 5 항에 있어서, 상기 제어부는,
    상기 외부 제어 신호 (POL) 중 하나의 신호와 상기 제 1 제어 신호로서 역할을 하는 상기 외부 제어 신호 (CLK) 중 다른 신호가 제공되어 상기 제 3 서브 제어 신호 (CTL11) 를 생성하는 배타적 OR 게이트 (8; 38),
    상기 제 3 서브 신호로 인에이블되고 상기 디지털 신호 (Di) 의 상기 데이터 비트에 응답하여 상기 제 1 서브 제어 신호 (CTL12) 를 생성하는 제 1 논리 게이트 어레이 (9; 39),
    상기 제 1 서브 제어 신호가 공급되어 상기 제 2 서브 제어 신호를 생성하는 제 2 논리 게이트 어레이 (IV11; 41), 및
    상기 제 3 서브 제어 신호가 공급되어 상기 제 4 서브 제어 신호를 생성하는 인버터 (10; 40) 를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
  7. 제 6 항에 있어서, 상기 제 1 논리 게이트 어레이 (9; 39) 는 상기 N 과 수가 동일한 복수의 AND 게이트를 가지며, 상기 제 2 논리 게이트 어레이는 상기 N 과 수가 동일한 복수의 인버터를 갖는 것을 특징으로 하는 디지털 아날로그 변환기.
  8. 제 5 항에 있어서, 상기 외부 제어 신호 중 하나의 신호는 상기 제 1 시간 주기 (T11) 와 상기 제 2 시간 주기 (T12) 사이의 제 1 전송 시간과, 상기 제 3 시간 주기 (T21) 와 상기 제 4 시간 주기 (T22) 사이의 제 2 전송 시간에서 전압 레벨을 변경시키는 펄스 신호 (CLK) 이고, 상기 외부 제어 신호 중 다른 신호는 상기 제 1 및 제 2 시간 주기와 상기 제 3 및 제 4 시간 주기 사이에서 전압 레벨을 변경시키는 것을 특징으로 하는 디지털 아날로그 변환기.
  9. 제 1 항에 있어서, 상기 반전 입력 노드에 접속되고 상기 기준 용량과 동일한 용량을 갖는 제 4 캐패시터 (51), 및
    상기 제 4 캐패시터와 상기 스위칭부 사이에 접속되고 수가 자연수이고 서로 용량이 상이한 복수의 제 5 캐패시터 (Cj) 를 가지며, 상기 복수의 제 5 캐패시터 (Cj) 의 용량은 상기 기준 용량보다 20배 큰 용량으로부터 상기 기준 용량보다 2M-1배 큰 용량으로 계단식으로 변하며, 상기 M 은 상기 디지털 신호의 부가 데이터 비트와 동일한 상기 자연수인, 제 2 캐패시터 어레이 (52) 를 더 구비하고,
    상기 데이터 비트 및 상기 부가 데이터 비트는 상기 제 1 및 제 2 시간 주기에서 제 1 아날로그 값을 나타내고 상기 제 3 및 제 4 시간 주기에서 제 2 아날로그 값을 나타내고,
    상기 제어부는 상기 스위칭부가 상기 제 1 시간 주기 (T11) 와 상기 제 3 시간 주기 (T21) 에서 상기 제 2 캐패시터 어레이와 상기 제 4 캐패시터 사이의 다른 공통 노드 (N50) 에 상기 제 3 전압 (V3) 을 공급하도록 하고,
    상기 제어부는 상기 스위칭부가 상기 제 1 시간 주기 (T11) 및 상기 제 4 시간 주기 (T22) 에서 상기 부가 데이터 비트에 종속하여 상기 제 1 전압 (V1) 과 상기 제 2 전압 (V2) 을 상기 복수의 제 5 캐패시터 (Cj) 로 선택적으로 공급하도록 하고,
    상기 제어부는 상기 스위칭부가 상기 제 2 시간 주기 (T12) 와 상기 제 3 시간 주기 (T21) 에서 상기 제 2 전압 (V2) 을 상기 복수의 제 5 캐패시터 (Cj) 로 공급하도록 하는 것을 특징으로 하는 디지털 아날로그 변환기.
  10. 제 9 항에 있어서, 상기 스위칭부는,
    상기 N 과 수가 동일한 복수의 제 2 스위칭 소자를 가지며, 상기 제 1 전압 (V1) 원과 상기 복수의 제 2 캐패시터 (Ci) 사이에 접속되고, 상기 제 2 제어 신호의 제 1 서브 제어 신호 (CTL12) 에 응답하여 개방 상태와 단락 상태 사이에서 변경되는 제 1 스위칭 어레이 (42),
    상기 N 과 수가 동일한 복수의 제 3 스위칭 소자를 가지며, 공통 노드와 상기 복수의 제 2 캐패시터 (Ci) 사이에 접속되고, 상기 제 1 서브 제어 신호에 상보적인 상기 제 2 제어 신호의 제 2 서브 제어 신호 (CTLB12) 에 응답하여 상기 개방 상태와 상기 단락 상태 사이에서 변경되고, 상기 공통 노드가 상기 제 3 캐패시터에 더 접속되는, 제 2 스위칭 어레이 (43),
    상기 제 2 전압 (V2) 원과 상기 공통 노드 사이에 접속되고, 상기 제 2 제어 신호의 상기 제 3 서브 제어 신호 (CTL11) 에 응답하여 상기 개방 상태 및 상기 단락 상태 사이에서 변경되는 제 4 스위칭 소자 (44),
    상기 제 3 전압 (V3) 원과 상기 공통 노드 사이에 접속되고, 상기 제 3 서브 제어 신호에 상보적인 상기 제 2 제어 신호의 제 4 서브 제어 신호 (CTLB11) 에 응답하여 상기 개방 상태와 상기 단락 상태 사이에서 변경되는 제 5 스위칭 소자 (45),
    상기 M 과 수가 동일한 복수의 제 6 스위칭 소자를 가지며, 상기 제 1 전압 (V1) 원과 상기 복수의 제 5 캐패시터 (Cj) 사이에 접속되고, 상기 제 1 서브 제어 신호에 응답하여 상기 개방 상태와 상기 단락 상태 사이에서 변경되는 제 3 스위칭 어레이 (53),
    상기 제 2 전압 (V2) 원과 상기 복수의 제 5 캐패시터 (Cj) 사이에 접속된 복수의 제 7 스위칭 소자를 가지며, 상기 제 2 서브 제어 신호 (CTLB12) 에 응답하여 상기 개방 상태와 상기 단락 상태사이에서 변경되는 제 4 스위칭 어레이 (54), 및
    상기 제 3 전압 (V3) 원과 상기 다른 공통 노드 (N50) 사이에 접속되고 상기 제 1 제어 신호 (CLK) 에 응답하여 상기 개방 상태와 상기 단락 상태 사이에서 변경되는 제 8 스위칭 소자 (55) 를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
  11. 제 10 항에 있어서, 상기 제어부는,
    상기 외부 제어 신호 중 하나의 신호와 상기 제 1 제어 신호로서 역할을 하는 상기 외부 제어 신호 중 다른 신호가 제공되어 상기 제 3 서브 제어 신호를 생성하는 배타적 OR 게이트 (38),
    상기 제 3 서브 제어 신호로 인에이블되고 상기 데이터 비트와 상기 부가 데이터 비트에 응답하여 상기 제 1 서브 제어 신호를 생성하는 제 1 논리 게이트 어레이 (39),
    상기 제 1 서브 제어 신호가 공급되어 상기 제 2 서브 제어 신호를 생성하는 제 2 논리 게이트 어레이 (41), 및
    상기 제 3 서브 제어 신호가 공급되어 상기 제 4 서브 제어 신호를 생성하는 인버터 (40) 를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
  12. 제 11 항에 있어서, 상기 제 1 논리 게이트 어레이는 상기 N 과 상기 M 의 총계와 수가 동일한 복수의 AND 게이트를 가지며, 상기 제 2 논리 게이트 어레이는 상기 N 과 상기 M 의 총계와 수가 동일한 복수의 인버터를 갖는 것을 특징으로 하는 디지털 아날로그 변환기.
  13. 제 1 항에 있어서, 상기 외부 제어 신호는 프레임 제어 신호 (SF) 및 수평 스캐닝 비트 동기 신호 (SH) 이고, 상기 데이터 신호는 디지털 비디오 신호 (SV) 이고, 상기 디지털 아날로그 변환기는 액정 표시 장치에 일체된 구동회로 (62) 의 일부를 형성하는 것을 특징으로 하는 디지털 아날로그 변환기.
  14. 제 13 항에 있어서, 상기 구동 회로가 단일 반도체칩 (63) 상에 집적되는 것을 특징으로 하는 디지털 아날로그 변환기.
  15. 제 14 항에 있어서, 다른 구동 회로 (64/65) 가 상기 단일 반도체칩 상에 더 집적되고, 상기 다른 구동 회로 각각은 상기 디지털 아날로그 변환기를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
  16. 제 9 항에 있어서, 상기 외부 제어 신호는 프레임 제어 신호 (SF) 및 수평 스캐닝 비트 동기 신호 (SH) 이고, 상기 데이터 신호는 디지털 비디오 신호 (SV) 이고, 상기 디지털 아날로그 변환기는 액정 표시 장치에 일체된 구동 회로 (61) 의 일부를 형성하는 것을 특징으로 하는 디지털 아날로그 변환기.
  17. 제 16 항에 있어서, 상기 구동 회로가 단일 반도체칩 (63) 상에 집적되는 것을 특징으로 하는 디지털 아날로그 변환기.
  18. 제 17 항에 있어서, 다른 구동 회로 (64/65) 가 상기 단일 반도체칩 상에 더 집적되고, 상기 다른 구동 회로 각각은 상기 디지털 아날로그 변환기를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
  19. 상기 외부 신호 (POL) 중 하나의 신호를 상기 외부 신호 (CLK) 중 다른 신호의 펄스 주기와 동일한 상기 제 1 및 제 2 시간 주기에서 제 1 레벨로 유지시키는 단계, 및
    상기 연산 증폭기가 상기 제 4 전압에 따라 상기 출력 노드에서의 전압 레벨을 가변시키도록 상기 외부 신호 중 상기 하나의 신호를 상기 외부 신호 중 상기 다른 신호의 상기 펄스 주기와 동일한 상기 제 3 및 제 4 시간 주기에서 상기 제 1 레벨과 상이한 제 2 레벨로 변경시키는 단계를 구비하는 것을 특징으로 하는, 청구항 제 1 항 또는 제 9 항에 기재된 디지털 아날로그 변환기를 제어하는 방법.
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