KR19990006092A - Method for forming charge storage electrode of semiconductor device - Google Patents

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KR19990006092A
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etching
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제이.비. 호샴 로이
이정석
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김영환
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Abstract

본 발명은 반도체소자의 전하저장전극 형성방법에 관한 것으로, 전하저장전극 형성시 도전체와 절연체의 증착 및 전면식각공정으로 전하저장전극의 표면적을 증가시켜 캐패시터의 정전용량을 증가시키고, 공정을 단순화시켜 생산비용을 절감시키고, 그에 따른 반도체소자의 생산성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a charge storage electrode of a semiconductor device, wherein the surface area of a charge storage electrode is increased by a process of depositing a conductor and an insulator and forming an entire surface during the formation of the charge storage electrode, thereby increasing capacitance of the capacitor and simplifying the process. By reducing the production cost, thereby improving the productivity of the semiconductor device and thereby high integration of the semiconductor device.

Description

반도체소자의 전하저장전극 형성방법Method for forming charge storage electrode of semiconductor device

본 발명은 반도체소자의 전하저장전극 형성방법에 관한 것으로, 특히 여러개의 스페이서를 갖는 실린더형 전하저장전극을 형성하여 캐패시터의 정전용량을 증가시키는 기술에 관한 것이다.The present invention relates to a method of forming a charge storage electrode of a semiconductor device, and more particularly to a technique for increasing the capacitance of a capacitor by forming a cylindrical charge storage electrode having a plurality of spacers.

최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.Recently, due to the trend toward higher integration of semiconductor devices, it is difficult to form capacitors with sufficient capacitance due to a decrease in cell size. In particular, a DRAM device including one MOS transistor and a capacitor has a word in a vertical and horizontal direction on a semiconductor substrate. Lines and bit lines are orthogonally arranged, a capacitor is formed over two gates, and a contact hole is formed in the center of the capacitor.

이때, 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.In this case, the capacitor mainly uses an oxide film, a nitride film, or an O.O. (oxide-nitride-oxide) film as a dielectric, using polycrystalline silicon as a conductor, and a capacitance of a capacitor that occupies a large area in a chip. While reducing the area, reducing the area becomes an important factor in the high integration of the DRAM device.

따라서, C=(ε0× εr× A) / T (여기서, ε0은 진공 유전율(permitivity of vaccum), εr은 유전막의 유전상수(dielectric constant), A 는 캐패시터의 표면적, T 는 유전막의 두께) 로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.Therefore, C = (ε 0 × ε r × A) / T (where ε 0 is the vacuum permittivity of vaccum, ε r is the dielectric constant of the dielectric film, A is the surface area of the capacitor, and T is the dielectric film In order to increase the capacitance C of the capacitor, a material having a high dielectric constant is used as the dielectric, a thin dielectric film is formed, or the surface area of the capacitor is increased.

그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.However, these methods all have their problems.

즉, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta2O5, TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압 등과 같은 신뢰도 및 박막특성 등이 확인하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.That is, dielectric materials having high dielectric constants, such as Ta 2 O 5 , TiO 2, or SrTiO 3 , have been studied. Difficult to apply to the device, and reducing the thickness of the dielectric film seriously affects the reliability of the capacitor by breaking the dielectric film during device operation.

더욱이, 캐패시터의 전하저장전극의 표면적을 증가시키기 위하여, 다결정실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(pin)구조로 형성하거나, 콘택의 상부에 실린더형의 전하저장전극을 형성하는 등의 방법을 사용하기도 한다.Further, in order to increase the surface area of the charge storage electrode of the capacitor, a polysilicon layer is formed in multiple layers and then formed into a pin structure through which they are connected to each other, or a cylindrical charge storage electrode is formed on the contact. It may be used a method such as forming.

그러나, 상기와 같은 종래기술에 따른 반도체소자의 전하저장전극 제조방법은 다램의 고집적화에 따라 소자의 면적이 감소되어 여전히 충분한 정전용량을 갗지 못하는 문제점이 있다.However, the method of manufacturing a charge storage electrode of a semiconductor device according to the prior art as described above has a problem in that the area of the device is reduced due to the high integration of the DRAM, and thus it is still unable to measure sufficient capacitance.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 도전체 및 절연체의 증착공정과 전면식각공정으로 다중 실린더형 전하저장전극을 형성하여, 캐패시터의 정전용량을 증대시킴으로써 반도체소자의 고집적화를 가능하게 하는 반도체소자의 전하저장전극 형성방법을 제공하는데 그 목적이 있다.In order to solve the above-mentioned problems of the related art, a multi-cylindrical charge storage electrode is formed by a deposition process and an entire surface etching process of conductors and insulators, thereby increasing the capacitance of the capacitor to enable high integration of semiconductor devices. It is an object of the present invention to provide a method for forming a charge storage electrode of a semiconductor device.

도 1a 내지 도 1i는 본 발명의 제1실시예에 따른 반도체소자의 전하저장전극 형성방법을 나타낸 단면도.1A to 1I are cross-sectional views illustrating a method of forming a charge storage electrode of a semiconductor device according to a first embodiment of the present invention.

도 2a 내지 도 2h 는 본 발명의 제2실시예에 따른 반도체소자의 전하저장전극 형성방법을 나타낸 단면도.2A to 2H are cross-sectional views illustrating a method of forming a charge storage electrode of a semiconductor device according to a second embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11, 12 : 반도체기판, 13, 14 : 하부 절연막, 15, 16 : 제1다결정실리콘, 17, 18 : 제1절연막, 19, 20 : 감광막 패턴, 21, 22 : 제2다결정실리콘, 23, : 제2절연막, 25 : 제3다결정실리콘11, 12: semiconductor substrate, 13, 14: lower insulating film, 15, 16: first polycrystalline silicon, 17, 18: first insulating film, 19, 20: photosensitive film pattern, 21, 22: second polycrystalline silicon, 23 ,: Second insulating film, 25: third polycrystalline silicon

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 저장전극 형성방법은,In order to achieve the above object, the storage electrode forming method of the semiconductor device according to the present invention,

반도체기판 상부에 전하저장전극 콘택홀을 구비하는 하부절연막을 형성하는 공정과,Forming a lower insulating film having a charge storage electrode contact hole on the semiconductor substrate;

상기 하부절연막 상부에 제1도전체막을 형성하는 공정과,Forming a first conductive film on the lower insulating film;

상기 제1도전체막 상부에 제1절연막을 형성하는 공정과,Forming a first insulating film on the first conductive film;

전하저장전극 마스크를 이용하여 상기 제1절연막을 전면식각하는 공정과,Etching the entire surface of the first insulating layer using a charge storage electrode mask;

상기 제1도전체막을 일정 두께 부분식각하는 공정과,Partially etching the first conductive film in a predetermined thickness;

상기 제1절연막 양측벽에 제2도전체 스페이서를 형성하는 공정과,Forming second conductive spacers on both side walls of the first insulating film;

상기 제1절연막을 제거하는 공정과,Removing the first insulating film;

상기 제2도전체 스페이서 양측벽에 제2절연막 스페이서를 형성하는 공정과,Forming a second insulating film spacer on both side walls of the second conductive spacer;

상기 제2절연막 스페이서 양측벽에 제3도전체 스페이서를 형성하는 공정과,Forming a third conductive spacer on both side walls of the second insulating film spacer;

상기 제2절연막을 제거하는 공정을 포함하는 것을 제1특징으로 한다.It is a 1st characteristic that the process includes removing the said 2nd insulating film.

또한, 상기 목적을 달성하기 위한 반도체소자의 전하저장전극 형성 방법은,In addition, the method for forming a charge storage electrode of a semiconductor device for achieving the above object,

반도체기판 상부에 전하저장전극 큰택홀을 구비하는 하부절인막을 형성하는 공정과,Forming a lower pickling film including a large storage hole with a charge storage electrode on the semiconductor substrate;

상기 하부절연막 상부에 제1도전체막을 형성하여 실린더형 전하저장전극을 형성하는 공정과,Forming a cylindrical charge storage electrode by forming a first conductive film on the lower insulating film;

상기 실린더형 전하저장전극 상부에 제1절연막을 형성하는 공정과,Forming a first insulating layer on the cylindrical charge storage electrode;

상기 제1절연막 상부에 상기 실린더형 전하저장전극 넓이의 짐광막 패턴을 형성하는 공정과,Forming a load light film pattern having a width of the cylindrical charge storage electrode on the first insulating film;

상기 감광막 패턴을 식각마스크로 사용하여 상기 제1절연막을 제거하는 공정과,Removing the first insulating layer using the photoresist pattern as an etching mask;

상기 감광막 패턴을 제거하는 공정과,Removing the photoresist pattern;

제l절연막을 전면식각하는 공정과,Etching the entire first insulating film;

상기 구조의 전표면의 상부에 제2도전체를 형성하는 공정과,Forming a second conductor on top of the entire surface of the structure;

상기 제2도전체를 전면식각하는 공정과,Etching the entire surface of the second conductor,

상기 제1절연막을 제거하여 제2도전체 스페이서를 형성하는 공정을 포함하는 것을 제2특징으로 한다.A second feature is to include a step of forming the second conductive spacer by removing the first insulating film.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1a 내지 도 1i 는 본 발명의 제1실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도로서, 삼중 실린더형 전하저장전극의 형성방법이다.1A to 1I are cross-sectional views illustrating a method of forming a storage electrode of a semiconductor device according to a first embodiment of the present invention, and a method of forming a triple cylinder type charge storage electrode.

먼저, 모스 전계효과 트랜지스터(도시안됨) 등이 형성되어 있는 반도체기판(11) 상부에 하부절연막(13)을 형성한다.First, a lower insulating film 13 is formed on the semiconductor substrate 11 on which a MOS field effect transistor (not shown) is formed.

다음, 상기 반도체기판(11)에서 전하저장전극 콘택으로 예정되어 있는 부분 상측의 하부절연막(13)을 제거하여 전하저장전극 콘택홀(도시안됨)을 형성한다.Next, the lower insulating layer 13 on the upper portion of the semiconductor substrate 11, which is supposed to be the charge storage electrode contact, is removed to form a charge storage electrode contact hole (not shown).

그 다음, 상기 구조의 전표면 상부에 제1다결정실리콘(15)을 증착한다.Then, the first polycrystalline silicon 15 is deposited on the entire surface of the structure.

그리고, 상기 제1다결정실리콘(15) 상부에 제1절연막(17)을 형성한다. 이때, 상기 제1절연막(17)은 피.에스.지.(phospho silicate glass, 이하, PSG 라 함) 또는 질화막으로 한다.A first insulating layer 17 is formed on the first polysilicon 15. In this case, the first insulating layer 17 may be formed of P. S. G. (hereinafter referred to as PSG) or nitride.

이어서, 상기 제1절연막(17) 상부에 전하저장전극을 형성하기 위한 감광막 패턴(l9)을 형성한다. (도 1a)Subsequently, a photosensitive film pattern l9 is formed on the first insulating layer 17 to form a charge storage electrode. (FIG. 1A)

다음, 상기 감광막 패턴(19)을 식각마스크로 사용하여 상기 제1절연막(17)을 식각한다.Next, the first insulating layer 17 is etched using the photoresist pattern 19 as an etching mask.

이때, 상기 식각공정은 CxFy타입의 식각가스를 사용하여 실시하되, CHFx 를 포함하는 CXFY타입의 가스를 사용하여 실리콘과 FX와의 상호 작용을 줄이고, 식각선택비를 증가시킨다.At this time, the etching process is carried out using an etching gas of C x F y type, using a gas of C X F Y type containing CHFx to reduce the interaction between silicon and F X , and increases the etching selectivity .

그리고, 상기 식각선택비는 정상상태후 실리콘 표면에 나타나는 CXFY두께에 의해 제어된다.The etch selectivity is controlled by the C x F Y thickness that appears on the silicon surface after steady state.

그 다음, 상기 감광막 패턴(19)을 마스크로 하여 상기 제1다결정실리콘(15)을 부분식각하여 후속 공정에 충분할 만큼 남기고 제거한다.Then, the first polycrystalline silicon 15 is partially etched using the photoresist pattern 19 as a mask, and then removed while leaving enough in the subsequent process.

이때, 상기 식각공정은 Cl2/HBr 으로 구성되는 식각가스로 실시하여 상기 제1절연막(17)에 대한 식각선택비를 높인다.In this case, the etching process is performed using an etching gas composed of Cl 2 / HBr to increase the etching selectivity with respect to the first insulating layer 17.

여기서, 상기 하부절연막(13) 상부에 얇게 존재하는 상기 제1다결정실리콘(15)은 후속으로 증착되는 도전체들과 접속되어 전하저장전극으로 형성된다. (도 1b)Here, the first polysilicon 15, which is thin on the lower insulating layer 13, is connected to conductors that are subsequently deposited to form a charge storage electrode. (FIG. 1B)

다음, 상기 감광막 패턴(19)을 제거하고, 상기 구조의 전표면 상부에 제2다결정실리콘(21)을 증착한다. (도 1c)Next, the photoresist layer pattern 19 is removed, and the second polysilicon 21 is deposited on the entire surface of the structure. (FIG. 1C)

그 다음, 상기 제2다결정실리콘(21)을 등방성 식각하여 상기 제1다결정실리콘(15)과 접속되는 제2다결정실리콘(21) 스페이서를 형성한다.Next, the second polycrystalline silicon 21 isotropically etched to form a second polycrystalline silicon 21 spacer connected to the first polycrystalline silicon 15.

그후, 상기 제1절연막(17)을 제거한다. (도 1d)Thereafter, the first insulating layer 17 is removed. (FIG. 1D)

이어서, 상기 구조의 전표면 상부에 제2절연막(23)을 형성한다.Subsequently, a second insulating film 23 is formed on the entire surface of the structure.

여기서, 상기 제2절연막(23)은 PSG 또는 질화막(Si3N4)으로 형성한다. (도 1e)Here, the second insulating layer 23 is formed of PSG or nitride layer (Si 3 N 4 ). (FIG. 1E)

그리고, 상기 제2절연막(23)은 상기 제1다결정실리콘(15)이 드러날때까지 등방성식각하여 상기 제2다결정실리콘(21) 스페이서의 양측벽에 제2 절연막(23) 스페이서를 형성한다.The second insulating layer 23 is isotropically etched until the first polysilicon 15 is exposed to form second insulating layer 23 spacers on both sidewalls of the second polysilicon 21 spacer.

이때, 상기 식각공정은 CHFx를 포함하는 CxFy타입의 식각물질로 식각선택비 차이를 이용하여, 상기 제2절연막(23)을 식각하는 것이다.In this case, the etching process is to etch the second insulating layer 23 by using an etching selectivity difference with a C x F y type etching material including CHF x .

또한, 상기 제2절연막(23)이 질화막으로 증착될 경우 Si/N 비가 높은 질화막일수록 CFX/He의 혼합가스에서 더 빨리 식각이 되고, He 대신 N2가 첨가되었을 경우에는 식각선택비가 향상된다.In addition, when the second insulating layer 23 is deposited as a nitride layer, the nitride layer having a higher Si / N ratio is etched faster in the mixed gas of CF X / He, and the etching selectivity is improved when N 2 is added instead of He. .

이때, 상기 N2가스의 첨가는 중합체를 형성하는 레디칼들(radicals)을 줄이고, CHFx가스내에서의 해리/이온화 과정을 증가시켜 식각선택비를 증가시킨다. (도 1f)At this time, the addition of the N 2 gas reduces the radicals forming the polymer and increases the dissociation / ionization process in the CHF x gas, thereby increasing the etching selectivity. (FIG. 1F)

다음, 상기 구조의 전표면 상부에 제3다결정실리콘(25)을 형성한다. (도 1g)Next, a third polysilicon 25 is formed on the entire surface of the structure. (Fig. 1g)

그 다음, 상기 제3다결정실리콘(25)은 상기 제1다결정실리콘(15)이 드러날 때까지 등방성식각하여 상기 제2절연막(23) 스페이서 양측벽에 제3다결정실리콘(25) 스페이서를 형성한다.Next, the third polysilicon 25 is isotropically etched until the first polycrystalline silicon 15 is exposed to form a third polysilicon 25 spacer on both sidewalls of the spacer of the second insulating layer 23.

이때, 상기 등방성식각공정은 과도식각을 수반하여 전하저장전극이 형성되지 않는 부분에 남아있는 상기 제1다결정실리콘(15)을 제거한다.In this case, the isotropic etching process removes the first polycrystalline silicon 15 remaining in the portion where the charge storage electrode is not formed due to the transient etching.

여기서, 상기 식각공정은 HBr/Cl2를 식각소오스로 사용하여 실시한다. (도 1h)Here, the etching process is performed using HBr / Cl 2 as an etching source. (FIG. 1H)

이어서, 상기 제2절연막(23)을 제거하여 상기 제1다결정실리콘(15)과 접속되는 제2다결정실리콘(21) 스페이서와 제3다결정실리콘(25) 스페이서로 형성시켜 삼중 실린더형 전하저장전극을 형성한다. (도 1i)Subsequently, the second insulating layer 23 is removed to form a third polysilicon 21 spacer and a third polysilicon 25 spacer connected to the first polysilicon 15 to form a tri-cylindrical charge storage electrode. Form. (FIG. 1i)

도 2a 내지 도 2h 는 본 발명의 제2실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도로서, 이중 실린더형 전하저장전극의 형성방법이다.2A to 2H are cross-sectional views illustrating a method of forming a storage electrode of a semiconductor device according to a second embodiment of the present invention, and a method of forming a double cylinder type charge storage electrode.

먼저, 모스 전계효과 트랜지스터(도시안됨) 등이 형성되어 있는 반도체기판(12) 상부에 하부절연막(14)을 형성한다.First, a lower insulating film 14 is formed on the semiconductor substrate 12 on which a MOS field effect transistor (not shown) is formed.

다음, 상기 반도체기판(12)에서 전하저장전극 콘택으로 예정되어 있는 부분 상측의 하부절연막(14)을 제거하여 전하저장전곡 콘택홀(도시안됨)을 형성한다.Next, the lower insulating film 14 on the upper portion of the semiconductor substrate 12, which is supposed to be the charge storage electrode contact, is removed to form a charge storage preform contact hole (not shown).

그 다음, 상기 구조의 전표면 상부에 실린더형의 제1다결정실리콘(16)을 형성한다. (도 2a)Next, a cylindrical first polycrystalline silicon 16 is formed on the entire surface of the structure. (FIG. 2A)

그리고, 상기 구조의 전체표면 상부에 제1절연막(18)을 형성한다.A first insulating film 18 is formed over the entire surface of the structure.

이때, 상기 제1절연막(18)은 피.에스.지.(phospho silicate glass, 이하, PSG 라 함) 또는 질화막으로 한다. (도 2b)In this case, the first insulating layer 18 may be formed of P. S. paper (hereinafter referred to as PSG) or nitride film. (FIG. 2B)

이어서, 상기 제1절연막(18) 상부에 전하저장전극을 형성하기 위한 감광막 패턴(20)을 형성한다.Subsequently, a photosensitive film pattern 20 for forming a charge storage electrode is formed on the first insulating layer 18.

이때, 상기 감광막 패턴(20)은 상기 제1다결정실리콘(16)으로 형성된 실린더형 전하저장전극의 크기 만큼 형성한다. (도 2c)In this case, the photoresist pattern 20 is formed by the size of the cylindrical charge storage electrode formed of the first polycrystalline silicon 16. (FIG. 2C)

다음, 상기 감광막 패턴(20)을 식각마스크로 사용하여 상기 제1 절연막(18)을 식각한다.Next, the first insulating layer 18 is etched using the photoresist pattern 20 as an etching mask.

이때, 상기 식각공정 실시후 형성된 식각면은 상기 제1다결정실리콘(16), 제1절연막(18) 및 감광막 패턴(20)으로 형성된다. (도 2d)In this case, the etching surface formed after the etching process is formed of the first polysilicon 16, the first insulating layer 18, and the photoresist pattern 20. (FIG. 2D)

그 다음, 상기 감광막 패턴(20)을 제거하고, 상기 제1절연막(18)은 전면식각 또는 등방성식각하여, 상기 제1절연막(18) 스페이서를 제거하여 상기 제1다결정실리콘(16)을 노출시킨다. (도 2e)Next, the photoresist layer pattern 20 is removed, and the first insulating layer 18 is etched or isotropically etched to remove the spacers of the first insulating layer 18 to expose the first polysilicon 16. . (FIG. 2E)

그후, 상기 구조의 전체표면 상부에 제2다결정실리콘(22)을 형성한다. (도 2f)Thereafter, a second polycrystalline silicon 22 is formed on the entire surface of the structure. (FIG. 2F)

이어서, 상기 제2다결정실리콘(22)을 전면식각하여 상기 제1다결정 실리콘(16)과 제1절연막(18) 양측벽에 제2다결정실리콘(22) 스페이서를 형성한다. (도 2g)Subsequently, the second polysilicon 22 is completely etched to form second polycrystalline silicon 22 spacers on both sidewalls of the first polycrystalline silicon 16 and the first insulating layer 18. (Fig. 2g)

그리고, 상기 제1절연막(18)을 제거하여 두쌍의 스페이서로 형성되는 이중 실린더형 전하저장전극을 형성한다. (도 2h)The first insulating layer 18 is removed to form a double cylinder type charge storage electrode formed of two pairs of spacers. (FIG. 2H)

상기와 같은 실린더형 전하저장전극의 폭은 다결정실리콘의 두께를 조절함으로써 조절할 수 있다.The width of the cylindrical charge storage electrode as described above can be adjusted by adjusting the thickness of the polysilicon.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 전하저장 전극 형성방법은, 전하저장전극 형성시 도전체와 절연체의 증착 및 전면식각공정으로 전하저장전극의 표면적을 증가시켜 캐패시터의 정전용량을 증가시키고, 공정을 단순화시켜 생산비용을 절감시키고, 그에 따른 반도체소자의 생산성을 향상시키는 이점이 있다.As described above, in the method of forming a charge storage electrode of a semiconductor device according to the present invention, the capacitance of the capacitor is increased by increasing the surface area of the charge storage electrode through the deposition and front side etching process of the conductor and the insulator during the formation of the charge storage electrode. In addition, there is an advantage of reducing the production cost by simplifying the process, thereby improving the productivity of the semiconductor device.

Claims (11)

반도체기판 상부에 전하저장전극 콘택홀을 구비하는 하부절연막을 형성하는 공정과,Forming a lower insulating film having a charge storage electrode contact hole on the semiconductor substrate; 상기 하부절연막 상부에 제1도전체막을 형성하는 공정과,Forming a first conductive film on the lower insulating film; 상기 제1도전체막 상부에 제1절연막을 형성하는 공정과,Forming a first insulating film on the first conductive film; 전하저장전극 마스크를 이용하여 상기 제1절연막을 식각한 후,After etching the first insulating layer using a charge storage electrode mask, 상기 제1도전체막을 일정 두께 부분식각하는 공정과,Partially etching the first conductive film in a predetermined thickness; 상기 제1절연막 양측벽에 제2도전체 스페이서를 형성하는 공정과,Forming second conductive spacers on both side walls of the first insulating film; 상기 제1절연막을 제거하는 공정과,Removing the first insulating film; 상기 제2도전체 스페이서 양측벽에 제2절연막 스페이서를 형성하는 공정과,Forming a second insulating film spacer on both side walls of the second conductive spacer; 상기 제2절연막 스페이서 양측벽에 제3도전체 스페이서를 형성하는 동시에 기판전체를 과도식각하여 전하저장전극영역 이외의 제1 및 제3도 전체막을 제거하는 공정과,Forming a third conductive spacer on both sidewalls of the second insulating film spacer and overetching the entire substrate to remove the first and third conductive films other than the charge storage electrode region; 상기 제2절연막을 제거하는 공정을 포함하는 반도체소자의 전하저장전극 형성방법.A method of forming a charge storage electrode of a semiconductor device comprising the step of removing the second insulating film. 청구항 1 에 있어서,The method according to claim 1, 상기 제1절연막 및 제2절연막은 PSG 로 하는 것을 특징으로 하는 반도체소자의 전하저장 전극 형성방법.And the first insulating film and the second insulating film are PSG. 청구항 1 에 있어서,The method according to claim 1, 상기 제1절연막 및 제2절연막은 질화막으로 하는 것을 특징으로 하는 반도체소자의 전하저장전극 형성방법.The first insulating film and the second insulating film is a nitride film forming method, characterized in that the nitride film. 청구항 1 에 있어서,The method according to claim 1, 상기 제1절연막 및 제2절연막의 제거 공정은 CHFX를 포함하는 CXFr가스를 사용한 식각공정에 의해 수행됨을 특징으로 하는 반도체소자의 전하저장전극 형성방법.And removing the first insulating film and the second insulating film by an etching process using a C x Fr gas including CHF X. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 제1, 2절연막 식각공정은 CFx / He 혼합가스를 이용한 식각공정에 의해 수행됨을 특징으로 하는 반도체소자의 전하저장전극 형성방법.The first and second insulating film etching process is performed by the etching process using a CFx / He mixed gas, the method of forming a charge storage electrode of a semiconductor device. 청구항 1 내지 청구항 3중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 제1, 2절연막의 식각공정은 CHFX/N2가스를 사용한 식각공정에 의해 수행됨을 특징으로 하는 반도체소자의 전하저장전극 형성방법.And etching the first and second insulating layers by an etching process using CHF X / N 2 gas. 청구항 1 에 있어서,The method according to claim 1, 상기 제3도전체의 식각공정은 HBr/Cl2가스를 식각소오스로 사용하여 실시한 식각공정에 의해 수행됨을 특징으로 하는 반도체소자의 전하저장전극 형성방법.Wherein the etching process of the third conductor is performed by an etching process using HBr / Cl 2 gas as an etching source. 청구항 7 에 있어서,The method according to claim 7, 상기 제3도전체를 식각하는 공정은 과도식각공정으로 실시하는 것을 특징으로 하는 반도체소자의 전하저장전극 형성방법.And etching the third conductor is a transient etching process. 반도체기판 상부에 전하저장전극 콘택홀을 구비하는 하부절연막을 형성하는 공정과,Forming a lower insulating film having a charge storage electrode contact hole on the semiconductor substrate; 상기 하부절연막 상부에 제1도전체막을 형성하여 실린더형 전하저장전극을 형성하는 공정과,Forming a cylindrical charge storage electrode by forming a first conductive film on the lower insulating film; 상기 실린더형 전하저장전극 상부에 제1절연막을 형성하는 공정과,Forming a first insulating layer on the cylindrical charge storage electrode; 상기 제1절연막 상부에 상기 실린더형 전하저장전극 넓이의 감광막 패턴을 형성하는 공정과,Forming a photoresist pattern having a width of the cylindrical charge storage electrode on the first insulating layer; 상기 감광막 패턴을 식각마스크로 사용하여 상기 제1절연막을 식각하는 공정과,Etching the first insulating layer using the photoresist pattern as an etching mask; 상기 감광막 패턴을 제거하는 공정과,Removing the photoresist pattern; 상기 제1절연막을 전면식각하는 공정과,Etching the entire surface of the first insulating layer; 상기 구조의 전표면의 상부에 제2도전체를 형성하는 공정과,Forming a second conductor on top of the entire surface of the structure; 상기 제2도전체를 전면식각하는 공정과,Etching the entire surface of the second conductor, 상기 제1절연막을 제거하여 제2도전체 스페이서를 형성하는 공정을 포함하는 반도체소자의 전하저장전극 형성방법.Forming a second conductive spacer by removing the first insulating layer; 청구항 9 에 있어서,The method according to claim 9, 상기 제1절연막은 PSG 로 형성하는 것을 특징으로 하는 반도체소자의 전하저장전극 형성방법.And the first insulating layer is formed of PSG. 청구항 9 에 있어서,The method according to claim 9, 상기 제1절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.The first insulating layer is formed of a nitride film, the charge storage electrode forming method of a semiconductor device.
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* Cited by examiner, † Cited by third party
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KR100945414B1 (en) * 2009-05-25 2010-03-04 최성욱 Douche apparatus for garden plant

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