KR100431711B1 - Method for forming charge storage node of semiconductor device to improve characteristic of semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 66
- 229920005591 polysilicon Polymers 0.000 claims abstract description 66
- 239000010410 layer Substances 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims abstract description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 12
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 125000006850 spacer group Chemical group 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 5
- 239000007789 gas Substances 0.000 claims description 2
- 239000012495 reaction gas Substances 0.000 claims description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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Abstract
Description
본 발명은 반도체 장치 제조 공정 중 전하저장 전극 형성방법에 관한 것으로, 특히 고집적 반도체 장치에 적용되는 실린더형 전하저장 전극 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a charge storage electrode in a semiconductor device manufacturing process, and more particularly to a method of forming a cylindrical charge storage electrode applied to a highly integrated semiconductor device.
이하, 첨부된 도면 도 1A 내지 도 1E를 참조하여 종래 기술을 살펴본다.Hereinafter, with reference to the accompanying drawings Figures 1A to 1E looks at the prior art.
먼저, 도 1A에 도시된 바와 같이 소정의 하부층이 형성되고, 콘택홀을 가진 플라즈마 TEOS막(11)이 형성된 실리콘 기판(10) 상에 저농도 도핑 폴리 실리콘막(12)을 증착한후, 그 상부에 O3-PSG(O3-Phosphoric Silicate Glass)막(13)을 증착한다.First, as shown in FIG. 1A, a predetermined lower layer is formed, and a lightly doped polysilicon film 12 is deposited on a silicon substrate 10 on which a plasma TEOS film 11 having contact holes is formed. An O 3 -PSG (O 3 -Phosphoric Silicate Glass) film 13 is deposited on the substrate.
다음으로, 도 1B에 도시된 바와 같이 O3-PSG막(13) 상부에 실린더 구조 형성을 위한 포토레지스트 패턴(14)을 형성하고, 이를 식각 장벽으로하여 O3-PSG막(13) 및 저농도 도핑 폴리 실리콘막(12)을 선택적 식각한다.Next, the O 3 -PSG film 13 to the top, this etch barrier to form a photoresist pattern (14) O 3 -PSG film 13 for forming the cylinder structure as shown in FIG. 1B and a low concentration The doped polysilicon film 12 is selectively etched.
이어서, 도 1C에 도시된 바와 같이 포토레지스트 패턴(14)을 제거한 다음, 전체구조 상부에 다시 실린더 구조 형성을 위한 저농도 도핑 폴리 실리콘막(15)을 증착한다.Subsequently, as shown in FIG. 1C, the photoresist pattern 14 is removed, and then a lightly doped polysilicon film 15 for forming a cylinder structure is again deposited on the entire structure.
계속하여, 도 1D에 도시된 바와 같이 저농도 도핑 폴리 실리콘막(15)을 전면성 식각하여 스페이서 폴리 실리콘막 패턴(15a)을 형성한다.Subsequently, as shown in FIG. 1D, the lightly doped polysilicon film 15 is etched entirely to form the spacer polysilicon film pattern 15a.
끝으로, 도 1E에 도시된 바와 같이 희생막 패턴인 O3-PSG막(13)을 습식 식각 방식으로 제거한다.Lastly, as shown in FIG. 1E, the sacrificial film pattern O 3 -PSG film 13 is removed by a wet etching method.
상기와 같은 종래의 전하저장 전극을 형성할 때, 희생막 패턴인 O3-PSG막과 층간 절연막인 플라즈마 TEOS막과의 식각 속도 차이를 이용한다. 그러나, 습식 식각 공정시 실린더 내에 O3-PSG막이 잔류하여 이후 형성되는 캐패시터의 정전용량을 떨어뜨리는 문저점이 있으며, 이를 완전히 제거하기 위하여 과도 습식 식각을 수행하면 전하저장 전극 하부의 플라즈마 TEOS막이 손실되어 하부 패턴인 비트라인을 노출시켜 누설전류가 증가하는 문제점이 있다.When forming the conventional charge storage electrode as described above, the etching rate difference between the O 3 -PSG film as a sacrificial film pattern and the plasma TEOS film as an interlayer insulating film is used. However, in the wet etching process, the O 3 -PSG film remains in the cylinder, and there is a lower point of the capacitor, which lowers the capacitance of the capacitor formed thereafter. As a result, the leakage current is increased by exposing the bit line, which is a lower pattern.
본 발명은 실린더형 전하저장 전극 형성시 희생막으로서 고농도의 불순물이 도핑된 폴리 실리콘막을 사용하여 소자의 특성을 향상시키는 반도체 장치의 전하저장 전극 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming a charge storage electrode of a semiconductor device, by using a polysilicon film doped with a high concentration of impurities as a sacrificial layer when forming a cylindrical charge storage electrode to improve device characteristics.
도 1A 내지 도 1E는 종래 기술에 따른 전하저장 전극 형성 공정도,1A to 1E illustrate a process for forming a charge storage electrode according to the prior art;
도 2A 및 도 2D는 본 발명의 일실시예에 따른 전하저장 전극 형성 공정도.2A and 2D are diagrams illustrating a charge storage electrode forming process according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10,20 : 실리콘 기판 11 : 플라즈마 TEOS막10,20 silicon substrate 11 plasma TEOS film
12,15,22,25 : 저농도 도핑 폴리 실리콘막 13 : O3-PSG막12,15,22,25: low-concentration doped polysilicon film 13: O 3 film -PSG
14,24 : 포토레지스트 패턴 21 : 층간 절연막14,24 photoresist pattern 21 interlayer insulating film
23 : 고농도 도핑 폴리 실리콘막23: high concentration doped polysilicon film
15a,25a : 스페이서 폴리 실리콘막 패턴15a, 25a: Spacer Polysilicon Film Pattern
상기와 같은 목적을 달성하기 위하여 본 발명은, 소정의 하부층이 형성된 실리콘 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계; 전체구조 상부에 불순물이 도핑된 제1 폴리 실리콘막을 형성하는 단계; 상기 제1 폴리 실리콘막 상부에 상기 제1 폴리 실리콘막 보다 불순물 도핑 농도가 높은 제2 폴리 실리콘막을 형성하는 단계; 전하저장 전극 형성을 위한 포토레지스트 패턴을 사용하여 상기 제1 및 제2 폴리 실리콘막을 선택적으로 식각하는 단계; 상기 포토레지스트 패턴을 제거하고, 전체구조 상부에 불순물이 도핑된 제3 폴리 실리콘막을 형성하고, 이를 전면성 식각하여 스페이서 폴리 실리콘막 패턴을 형성하는 단계; 및 선택적 식각된 상기 제2 폴리 실리콘막을 제거하는 단계를 포함하고, 상기 제2 폴리 실리콘막은 상기 제1 및 제3 폴리 실리콘막에 비해 불순물 도핑 농도가 크며, 상기 제1 및 제3 폴리 실리콘막과 상기 제2 폴리 실리콘막의 불순물 도핑 레벨비가 적어도 1 : 2인 것을 특징으로 하는 반도체 장치의 전하저장 전극 형성방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming an interlayer insulating film on a silicon substrate on which a predetermined lower layer is formed; Selectively etching the interlayer insulating film to form a contact hole; Forming a first polysilicon film doped with impurities on the entire structure; Forming a second polysilicon film on the first polysilicon film with a higher impurity doping concentration than the first polysilicon film; Selectively etching the first and second polysilicon layers using a photoresist pattern for forming a charge storage electrode; Removing the photoresist pattern, forming a third polysilicon layer doped with impurities on the entire structure, and etching the entire surface to form a spacer polysilicon layer pattern; And removing the selectively etched second polysilicon layer, wherein the second polysilicon layer has a higher impurity doping concentration than the first and third polysilicon layers, and the first and third polysilicon layers. A method of forming a charge storage electrode of a semiconductor device is characterized in that the impurity doping level ratio of the second polysilicon film is at least 1: 2.
이하, 첨부된 도면 도 2A 내지 도 2D를 참조하여 본 발명의 일실시예를 상술한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings, FIGS. 2A to 2D.
먼저, 도 2A에 도시된 바와 같이 소정의 하부층이 형성되고, 콘택홀을 가진 층간 절연막(21)이 형성된 실리콘 기판(20) 상에 저농도 도핑 폴리 실리콘막(22)을 증착한후, 그 상부에 희생막인 고농도 도핑 폴리 실리콘막(23)을 4000Å이상의 두께로 증착한다. 이때, 저농도 도핑 폴리 실리콘막(22)과 고농도 폴리 실리콘막(23)에 도핑된 불순물의 도핑 레벨의 비는 1 : 2 이상이 되도록 한다.First, as shown in FIG. 2A, a predetermined lower layer is formed, and a lightly doped polysilicon film 22 is deposited on the silicon substrate 20 on which the interlayer insulating film 21 having contact holes is formed. A highly doped polysilicon film 23 as a sacrificial film is deposited to a thickness of 4000 kPa or more. At this time, the ratio of the doping level of the impurities doped in the low concentration doped polysilicon film 22 and the high concentration polysilicon film 23 is 1: 2 or more.
다음으로, 도 2B에 도시된 바와 같이 고농도 도핑 폴리 실리콘막(23) 상부에 실린더 구조 형성을 위한 포토레지스트 패턴(24)을 형성하고, 포토레지스트 패턴(24)을 식각 장벽으로하여 고농도 도핑 폴리 실리콘막(23) 및 저동도 도핑 폴리 실리콘막(22)을 선택적 식각한다.Next, as shown in FIG. 2B, a photoresist pattern 24 for forming a cylinder structure is formed on the high concentration doped polysilicon film 23, and the high concentration doped polysilicon is formed by using the photoresist pattern 24 as an etching barrier. The film 23 and the low doping polysilicon film 22 are selectively etched.
이어서, 도 2C에 도시된 바와 같이 포토레지스트 패턴(24)을 제거한 다음, 전체구조 상부에 다시 실린더 구조 형성을 위한 저농도 도핑 폴리 실리콘막(25)을 증착한다.Subsequently, as shown in FIG. 2C, the photoresist pattern 24 is removed, and then a lightly doped polysilicon film 25 is formed on the entire structure again to form a cylinder structure.
끝으로, 도 2D에 도시된 바와 같이 저농도 도핑 폴리 실리콘막(25) 전면성 식각하여 스페이서 폴리 실리콘막 패턴(25a)을 형성한후, 희생막 패턴인 고농도 도핑 폴리 실리콘막(23)을 건식 식각 방식으로 제거한다. 이때, 건식 식각은 Cl2가스가 반응 가스의 50% 이상을 차지하도록 한다.Finally, as shown in FIG. 2D, the low concentration doped polysilicon layer 25 is etched on the entire surface to form the spacer polysilicon layer pattern 25a, and then the dry concentration is performed on the high concentration doped polysilicon layer 23 as the sacrificial layer pattern. Remove it in such a way. At this time, the dry etching is such that Cl 2 gas occupies more than 50% of the reaction gas.
상기와 같이 폴리 실리콘막 간의 도핑 농도 차이에 의한 폴리 실리콘막 간의식각 속도의 차이를 이용한 방법으로 실린더형 전하저장 전극 형성이 가능한 이유는 농도 차이에 의해 1 : 6 이상의 식각 속도 차이가 나기 때문이다. 즉, 고농도 도핑 폴리 실리콘막이 더 빠르게 식각된다.The reason why the cylindrical charge storage electrode can be formed by using the difference in the etching rate between the polysilicon layers due to the difference in the doping concentration between the polysilicon layers is that the difference in the etching rates is greater than 1: 6 due to the difference in concentration. That is, the highly doped polysilicon film is etched faster.
또한, 고농도 도핑 폴리 실리콘막이 실린더 내부에 잔류하더라도, 동일한 전도물질이기 때문에 이후 형성되는 캐패시터의 정전용량이 저하되지 않게 되며, 건식 식각 방식으로 제거 되기 때문에 하부의 층간 절연막의 손실에 의한 누설 전류를 막을 수 있다.In addition, even if the highly doped polysilicon film remains inside the cylinder, since the same conductive material does not lower the capacitance of the capacitor formed later, and is removed by dry etching, thereby preventing leakage current due to loss of the lower interlayer insulating film. Can be.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
상기한 바와 같이 본 발명은 폴리 실리콘막 간의 도핑 농도 차이에 의한 폴리실리콘막 간의 식각 속도의 차이를 이용하여 고농도 도핑 폴리 실리콘막을 희생막으로 사용하고, 이후 건식 식각 방식으로 이를 제거함으로써 종래의 습식 식각 방식의 희생막 제거 공정시 유발되는 소자 특성 저하를 방지하는 효과가 있다.As described above, the present invention uses a high-doped polysilicon film as a sacrificial film by using a difference in etching speed between polysilicon films due to a difference in doping concentration between polysilicon films, and then removes it by dry etching. There is an effect of preventing the deterioration of device characteristics caused during the sacrificial film removal process of the method.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960076374A KR100431711B1 (en) | 1996-12-30 | 1996-12-30 | Method for forming charge storage node of semiconductor device to improve characteristic of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960076374A KR100431711B1 (en) | 1996-12-30 | 1996-12-30 | Method for forming charge storage node of semiconductor device to improve characteristic of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980057104A KR19980057104A (en) | 1998-09-25 |
| KR100431711B1 true KR100431711B1 (en) | 2004-12-04 |
Family
ID=37340879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960076374A KR100431711B1 (en) | 1996-12-30 | 1996-12-30 | Method for forming charge storage node of semiconductor device to improve characteristic of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100431711B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100812599B1 (en) * | 2001-06-30 | 2008-03-13 | 주식회사 하이닉스반도체 | Method for forming storage node in semiconductor device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920001717A (en) * | 1990-06-16 | 1992-01-30 | 김광호 | Manufacturing method of stack capacitor of DRAM cell |
| JPH04176167A (en) * | 1990-11-08 | 1992-06-23 | Nec Corp | Manufacture of semiconductor memory device |
| KR950015583A (en) * | 1993-11-02 | 1995-06-17 | 김주용 | Storage electrode formation method of cylinder structure |
| US5578516A (en) * | 1995-07-07 | 1996-11-26 | Vanguard International Semiconductor Corporation | High capacitance dynamic random access memory manufacturing process |
-
1996
- 1996-12-30 KR KR1019960076374A patent/KR100431711B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920001717A (en) * | 1990-06-16 | 1992-01-30 | 김광호 | Manufacturing method of stack capacitor of DRAM cell |
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| US5578516A (en) * | 1995-07-07 | 1996-11-26 | Vanguard International Semiconductor Corporation | High capacitance dynamic random access memory manufacturing process |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980057104A (en) | 1998-09-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
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