KR19990004655A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 화학 기계 연마를 이용한 텅스텐 플러그의 형성시 연마 공정 시간을 단축할 수 있을 뿐만 아니라, 상부 표면의 침식을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은 상부에 소정의 콘택홀이 구비된 산화막이 형성되고, 산화막 및 콘택홀 표면에 배리어 금속막으로서 Ti막 및 TiN막이 순차적으로 적층됨과 더불어 콘택홀을 충전시키도록 TiN막 상에 텅스텐막이 형성된 반도체 기판을 제공하는 단계; 및, 텅스텐막 및 TiN막을 Ti막이 노출되도록 식각하여 기판의 표념을 평탄화함과 더불어 텅스텐 플러그를 형성하는 단계를 포함한다. 이때, 평탄화 공정은 화학 기계 연마로 진행하고, 화학 기계 연마는 TiN의 제거후를 종말점으로 설정하여 진행한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 텅스텐 플러그를 이용한 반도체 소자의 배선 형성방법에 관한 것이다.
도1A 및 도1B는 텅스텐 플러그를 이용한 반도체 소자의 배선 형성방법의 일부를 나타낸 단면도이다.
도1A에 도시된 바와 같이, 반도체 기판(1) 상에 산화막(SiO2; 2)형성되고, 산화막(2)이 식각되어, 반도체 기판(1)의 소정 부분을 노출시켜 콘택홀이 형성된다. 그런 다음, 상기 콘택홀의 표면 및 산화막(2) 상에 배리어 금속막으로서 Ti막(3) 및 TiN막(1)이 순차적으로 적층되고, 상기 콘택홀을 충전시키도록 TiN막(4)이 상에 텅스텐막(5)이 형성된다.
도1B에 도시된 바와 같이, 상부 표면의 평탄화를 위하여, 화학 기계 연마(Chemical Mechanical Polishing; CMP)에 의해, 텅스텐막(5), TiN막(4) 및 Ti막(3)이 산화막(2)이 노출되도록 연마된다.
상기한 바와 같이, CMP에 의한 연마시 제거되는 막은 텅스텐막(5), TiN막(4) 및 Ti막(3) 및 소정의 산화막(2)으로서, 이들 막들에 대한 연마 공정시간을 결정하는 가장 기본적인 요소는 제거속도이다. 이들의 제거속도는 텅스텐막(5)이 가장 빠르고, 그 다음으로 TiN막(4), Ti막(3), 산화막(2)의 순서인데, 텅스텐막(5)막 TiN막(4)의 제거속도는 거의 차이가 없는 반면, 텅스텐막(5)과 Ti막(3)의 제거속도 차이가 상당히 크기 때문에, 연마 공정 시간의 상당 부분이 Ti막(3)의 제거를 위하여 할당된다. 이 Ti막(3)으로 인하여 공정 시간이 길어짐에 따라, 공정 비용이 증가될 뿐만 아니라, 도1B에 도시된 바와 같이, 상부 표면이 소정 깊이(A)만큼 침식되는 문제가 발생된다. 이러한 침식 현상은 패턴의 밀도가 높을수록 심해져서, 심한 경우에는 1,000Å이상의 깊이만큼 침식되는 경우도 발생한다. 이에 따라, 산화막(2)의 연마에도 영향이 미치게되어, 산화막(2)의 두께가 변동되고, 상부 표면이 불균일하기 때문에, 이후 Ti막, TiN막 및 알루미늄막의 증착시 불량을 야기시킨다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, CMP를 이용한 텅스텐 플러그의 형성시 연마 공정 시간을 단축할 수 있을 뿐만 아니라, 상부 표면의 침식을 방지할 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도1A 및 도1B는 종래의 텅스텐 플러그를 이용한 반도체 소자의 배선 형성방법의 일부를 나타낸 단면도.
도2A내지 도2C는 본 발명의 실시예에 따른 텅스텐 플러그를 이용한 반도체 소자의 배선 형성방법을 나타낸 단면도.
도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 산화막
13,16 ; 제1 및 제2Ti막
14,17 : 제1 및 제2TiN막
15 : 텅스텐막 18 : 알루미늄막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 상부에 소정의 콘택홀이 구비된 산화막이 형성되고, 산화막 및 콘택홀 표면에 배리어 금속막으로서 Ti막 및 TiN막이 순차적으로 적층됨과 더불어 콘택홀을 충전시키도록 TiN막 상에 텅스텐막이 형성된 반도체 기판을 제공하는 단계; 및, 텅스텐막 및 TiN막을 Ti막이 노출되도록 식각하여 기판의 표면을 평탄화함과 더불어 텅스텐 플러그를 형성하는 단계를 포함한다.
이때, 평탄화 공정은 화학 기계 연마로 진행하고, 화학 기계 연마는 TiN의 제거후를 종말점으로 설정하여 진행한다.
상기한 본 발명에 의하면, 화학 기계 연마를 이용한 텅스텐 플러그의 형성시, 배리어 금속막 중 텅스텐막에 비하여 제거 속도가 상당히 낮은 Ti막을 제거하지 않음으로써, 공정 시간이 단축될 뿐만 아니라, 상부 표면의 침식으로 인한 산화막의 두께 변동이 방지된다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도2A 내지 도2C는 본 발명의 실시예에 따른 텅스텐 플러그를 이용한 반도체 소자의 배선 형성방법을 나타낸 단면도이다.
도2A에 도시된 바와 같이, 반도체 기판(11) 상에 산화막(SiO2; 12)이 형성되고, 산화막(12)의 식각되어 반도체 기판(11)을 소정 부분 노출시켜 콘택홀이 형성된다. 그런 다음, 상기 콘택홀 표면 및 산화막(12) 상에 배리어 금속막으로서, 제1Ti막(13), 제1TiN막(14)이 순차적으로 적층되고, 상기 콘택홀을 충전시키도록 TiN막(14) 상에 텅스텐막(15)이 형성된다.
도2B에 도시된 바와 같이, 종말점을 제1TiN막(14)의 제거후로 설정된 CMP에 의해 텅스텐막(15) 및 제1TiN막(14)이 제1Ti막(13)이 노출되도록 연마된다. 즉, CMP시 제1Ti막(13)이 제거되지 않음으로써, 공정 시간이 감소될 뿐만 아니라, 상부 표면이 침식이 방지되어, 산화막(12)의 두께 변동이 방지될 수 있다.
도2C에 도시된 바와 같이, 도2B의 구조 상에 제1Ti막(16), 제2TiN막(17)이 적층되고, 제2TiN막(17) 상에 알루미늄막(18)이 형성된다.
상기 실시예에 의하면, CMP를 이용한 텅스텐 플러그의 형성시, 배리어 금속막 중 텅스텐막에 비하여 제거 속도가 상당히 낮은 Ti막을 제거하지 않음으로써, 공정 시간이 단축될 뿐만 아니라, 상부 표면의 침식으로 인한 산화막의 두께 변동이 방지된다. 따라서, 반도체 소자의 신뢰성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (3)
- 상부에 소정의 콘택홀이 구비된 산화막이 형성되고, 산화막 및 콘택홀 표면에 배리어 금속막으로서 Ti막 및 TiN막이 순차적으로 적층됨과 더불어 상기 콘택홀을 충전시키도록 상기 TiN막 상에 텅스텐막이 형성된 반도체 기판을 제공하는 단계; 및, 상기 텅스텐막 및 상기 TiN막을 상기 Ti막이 노출되도록 식각하여 상기 기판의 표면을 평탄화함과 더불어 텅스텐 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 평탄화 공정은 화학 기계 연마로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 화학 기계 연마는 상기 TiN의 제거후를 종말점으로 설정하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028791A KR19990004655A (ko) | 1997-06-28 | 1997-06-28 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970028791A KR19990004655A (ko) | 1997-06-28 | 1997-06-28 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990004655A true KR19990004655A (ko) | 1999-01-15 |
Family
ID=65987944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970028791A KR19990004655A (ko) | 1997-06-28 | 1997-06-28 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990004655A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7171247B2 (en) | 2001-04-26 | 2007-01-30 | Phoenix Korea Co., Ltd. | Hinge device |
-
1997
- 1997-06-28 KR KR1019970028791A patent/KR19990004655A/ko not_active Application Discontinuation
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|---|---|---|---|---|
| US7171247B2 (en) | 2001-04-26 | 2007-01-30 | Phoenix Korea Co., Ltd. | Hinge device |
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