KR19990004402A - 반도체 소자의 콘택홀 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 구리(Cu)로 이루어진 금속층상에 식각 속도 제어가 용이한 버퍼층 및 베리어 금속층을 형성하여 식각 부산물의 생성 및 금속층 표면의 산화가 방지되도록하므로써 소자의 전기적 특성이 향상될 수 있도록 한 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 구리(Cu)로 이루어진 금속층간의 접속을 위한 콘택홀 형성시 발생되는 소자의 전기적 특성 저하를 방지할 수 있도록 한 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 금속배선은 알루미늄(Al), 텅스텐(W) 등과 같은 금속으로 형성된다. 그러나 알루미늄(Al), 텅스텐(W) 등은 낮은 융점과 높은 비저항을 갖기 때문에 이러한 금속을 초고집적(ULSI) 반도체 소자의 금속배선으로 이용하기 어려운 실정이다. 그래서 초고집적(ULSI) 반도체 소자의 제조 공정에서는 구리(Cu)를 이용하여 금속배선을 형성한다. 그러면 구리(Cu)로 이루어진 금속배선간의 전기적 접속을 위하여 형성하는 종래의 콘택홀 형성 방법을 도 1a 및 도 1b를 통해 설명하면 다음과 같다.
도 1a 및 도 1b는 종래 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도로서,도 1a는 절연막(2)이 형성된 실리콘 기판(1)상에 구리(Cu)를 증착하여 금속층(3)을 형성한 후 상기 금속층(3)상에 금속층간 절연막(4) 및 감광막(5)을 순차적으로 형성하고 콘택 마스크를 이용하여 상기 감광막(5)을 패터닝한 상태의 단면도로서, 상기 금속층간 절연막(4)은 산화막으로 형성한다.
도 1b는 패터닝된 상기 감광막(5)을 마스크로 이용한 식각 공정으로 노출된 부분의 상기 금속층간 절연막(4)을 식각하여 상기 금속층(3)이 노출되도록 콘택홀(6)을 형성한 상태의 단면도로서, 노출된 상기 금속층(3)의 표면에 CuFx 계통의 식각 부산물(7)이 잔류된다. 이러한 식각 부산물(7)은 상기 식각 공정시 사용되는 플라즈마내의 불소(F)와 상기 금속층(3) 표면의 반응에 의해 생성되는데, 상기 식각 부산물(7)은 증기압이 낮기 때문에 휘발되지 않고 그대로 상기 금속층(3)상에 잔류되어 금속층간의 접촉 저항을 증가시키는 요인으로 작용한다.
따라서 본 발명은 구리(Cu)로 이루어진 금속층상에 버퍼층 및 베리어 금속층을 형성하여 식각 속도가 조절되도록 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 콘택홀 형성 방법은 절연막이 형성된 실리콘 기판상에 금속층을 형성한 후 상기 금속층상에 베리어 금속층 및 금속층간 절연막을 순차적으로 형성하는 제 1 단계와, 상기 제 1 단계로부터 상기 금속층간 절연막에 대하여 높은 식각 선택비를 갖는 플라즈마를 이용하여 상기 금속층간 절연막 및 상기 베리어 금속층의 일부 두께를 식각하는 제 2 단계와, 상기 제 2 단계로부터 나머지 두께의 상기 베리어 금속층을 식각하여 상기 금속층이 노출되도록 콘택홀을 형성하는 제 3 단계로 이루어지는 것을 특징으로 하며, 본 발명에 따른 다른 반도체 소자의 콘택홀 형성 방법은 절연막이 형성된 실리콘 기판상에 금속층을 형성한 후 상기 금속층상에 베리어 금속층, 버퍼층 및 금속층간 절연막을 순차적으로 형성하는 제 1 단계와, 상기 제 1 단계로부터 플라즈마를 이용하여 상기 금속층간 절연막 및 상기 버퍼층의 일부 두께를 식각하는 제 2 단계와, 상기 제 2 단계로부터 나머지 두께의 상기 버퍼층 및 베리어 금속층을 식각하여 상기 금속층이 노출되도록 콘택홀을 형성하는 제 3 단계로 이루어지는 것을 특징으로 한다. 또한, 상기 베리어 금속층은 티타늄 나이트라이드로 이루어지며, 상기 버퍼층은 PESiN으로 이루어지고, 상기 금속층간 절연막은 SOG, BPSG, PSG중 어느 하나로 이루어진 것을 특징으로 한다.
도 1a 및 도 1b는 종래 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2d는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도.
도 3a 내지 도 3d는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도.
도면의 주요부분에 대한 부호의설명
1. 11 및 21 : 실리콘 기판 2, 12 및 22 : 절연막
3, 13 및 23 : 금속층 4, 15 및 26 : 금속층간절연막
5, 16 및 27 : 감광막 6, 17 및 28 : 콘택홀
7 : 식각 부산물 14 및 24 : 베리어 금속층
25 : 버퍼층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도로서,도 2a는 절연막(12)이 형성된 실리콘 기판(11)상에 구리(Cu)를 증착하여 금속층(13)을 형성한 후 상기 금속층(13)상에 베리어 금속층(14)을 형성한 상태의 단면도로서, 상기 베리어 금속층(14)은 티타늄 나이트라이드(TiN) 등과 같은 금속을 수백 Å의 두께로 증착하여 형성한다.
도 2b는 상기 베리어 금속층(14)상에 금속층간 절연막(15) 및 감광막(16)을 순차적으로 형성한 후 콘택 마스크를 이용하여 상기 감광막(16)을 패터닝한 상태의 단면도로서, 상기 금속층간 절연막(16)은 SiON막으로 형성한다.
도 2c는 상기 금속층간 절연막(15)에 대하여 높은 식각 선택비를 갖는 불소(F)계의 플라즈마를 이용하여 상기 금속층간 절연막(15) 및 상기 베리어 금속층(14)의 일부 두께를 식각한 상태의 단면도로서, 상기 식각 공정시 상기 금속층간 절연막(15)과 베리어 금속층(14)의 식각 선택비를 조절하여 상기 베리어 금속층(14)의 잔류 두께를 조절한다.
도 2d는 고주파(RF) 스퍼터링 방식으로 나머지 두께의 상기 베리어 금속층(14)을 식각하여 상기 금속층(13)이 노출되도록 콘택홀(17)을 형성한 상태의 단면도로서, 콘택홀을 형성하기 위한 식각 공정시 상기 베리어 금속층(14)을 이용하여 식각 속도를 용이하게 조절하므로써 식각 부산물의 생성 및 상기 금속층(13) 표면의 부식을 방지할 수 있다.
도 3a 내지 도 3d는 본 발명의 제 2 실시에를 설명하기 위한 소자의 단면도로서,도 3a는 절연막(22)이 형성된 실리콘 기판(21)상에 구리(Cu)를 증착하여 금속층(23)을 형성한 후 상기 금속층(23)상에 베리어 금속층(24)을 형성한 상태의 단면도로서, 상기 베리어 금속층(24)은 티타늄 나이트라이드(TiN) 등과 같은 금속을 수백 Å의 두께로 증착하여 형성한다.
도 3b는 상기 베리어 금속층(24)상에 불소(F)계 플라즈마하에서 식각 속도가 낮은 버퍼층(25)을 수백 Å의 두께로 형성한 후 상기 버퍼층(25)상에 금속층간 절연막(26) 및 감광막(27)을 순차적으로 형성하고 콘택 마스크를 이용하여 상기 감광막(27)을 패터닝한 상태의 단면도로서, 상기 버퍼층(25)은 PESiN막으로 형성하며 상기 금속층간 절연막(16)은 SOG, BPSG, PSG 등과 같은 산화물로 형성한다.
도 3c는 불소(F)계의 플라즈마를 이용하여 상기 금속층간 절연막(26) 및 상기 버퍼층(25)의 일부 두께를 식각한 상태의 단면도로서, 상기 식각 공정시 상기 금속층간 절연막(26)과 버퍼층(25)의 식각 선택비를 조절하여 상기 버퍼층(25)의 잔류 두께를 조절한다.
도 3d는 고주파(RF) 스퍼터링 방식으로 나머지 두께의 상기 버퍼층(25) 및 베리어 금속층(24)을 식각하여 상기 금속층(23)이 노출되도록 콘택홀(28)을 형성한 상태의 단면도로서, 콘택홀을 형성하기 위한 식각 공정시 상기 버퍼층(25) 및 베리어 금속층(24)을 이용하여 식각 속도를 용이하게 조절하므로써 식각 부산물의 생성 및 상기 금속층(23) 표면의 부식을 방지할 수 있다.
상술한 바와 같이 본 발명은 구리(Cu)로 이루어진 금속층상에 식각 속도 제어가 용이한 버퍼층 및 베리어 금속층을 형성한다. 따라서 콘택홀을 형성하기 위한 식각 공정시 식각 부산물의 생성 및 금속층 표면의 산화가 방지되고, 이에 의해 금속층간의 접촉 저항이 감소되어 소자의 전기적 특성이 향상될 수 있는 탁월한 효과가 있다.
Claims (10)
- 반도체 소자의 콘택홀 형성 방법에 있어서, 절연막이 형성된 실리콘 기판상에 금속층을 형성한 후 상기 금속층상에 베리어 금속층 및 금속층간 절연막을 순차적으로 형성하는 제 1 단계와, 상기 제 1 단계로부터 상기 금속층간 절연막에 대하여 높은 식각 선택비를 갖는 플라즈마를 이용하여 상기 금속층간 절연막 및 상기 베리어 금속층의 일부 두께를 식각하는 제 2 단계와, 상기 제 2 단계로부터 나머지 두께의 상기 베리어 금속층을 식각하여 상기 금속층이 노출되도록 콘택홀을 형성하는 제 3 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서, 상기 베리어 금속층은 티타늄 나이트라이드로 이루어진 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서, 상기 금속층간 절연막은 SiON으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서, 상기 플라즈마는 불소(F)계의 플라즈마인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서, 상기 제 3 단계의 식각 공정은 고주파 스퍼터링 방식으로 실시되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 반도체 소자의 콘택홀 형성 방법에 있어서, 절연막이 형성된 실리콘 기판상에 금속층을 형성한 후 상기 금속층상에 베리어 금속층, 버퍼층 및 금속층간 절연막을 순차적으로 형성하는 제 1 단계와, 상기 제 1 단계로부터 플라즈마를 이용하여 상기 금속층간 절연막 및 상기 버퍼층의 일부 두께를 식각하는 제 2 단계와, 상기 제 2 단계로부터 나머지 두께의 상기 버퍼층 및 베리어 금속층을 식각하여 상기 금속층이 노출되도록 콘택홀을 형성하는 제 3 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 6 항에 있어서, 상기 베리어 금속층은 티타늄 나이트라이드로 이루어지며, 상기 버퍼층은 PESiN으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 6 항에 있어서, 상기 금속층간 절연막은 SOG, BPSG, PSG중 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 6 항에 있어서, 상기 플라즈마는 불소(F)계의 플라즈마인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 6 항에 있어서, 상기 제 3 단계의 식각 공정은 고주파 스퍼터링 방식으로 실시되는 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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| KR1019970028493A KR100260523B1 (ko) | 1997-06-27 | 1997-06-27 | 반도체소자의콘택홀형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990004402A true KR19990004402A (ko) | 1999-01-15 |
| KR100260523B1 KR100260523B1 (ko) | 2000-08-01 |
Family
ID=19511908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970028493A KR100260523B1 (ko) | 1997-06-27 | 1997-06-27 | 반도체소자의콘택홀형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100260523B1 (ko) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567686A (ja) * | 1991-09-09 | 1993-03-19 | Hitachi Ltd | 半導体装置配線 |
-
1997
- 1997-06-27 KR KR1019970028493A patent/KR100260523B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100260523B1 (ko) | 2000-08-01 |
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