KR19990003177A - 반도체 장치의 다층금속배선 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 하부 금속배선과 상부 금속배선간의 콘택 계면에서의 비아 콘택 저항을 낮추는 반도체 장치의 다층금속배선 구조와 그 형성 방법을 제공하고자 하는 것으로, 이를 위하여 본 발명은 하부 금속배선의 난반사방지층과 배선용 금속층 간에 실리콘층 또는 잉여 실리콘 원자를 갖는 텅스텐실리사이드층을 형성하여, 이후의 상부 금속배선시 증착되는 웨팅 Ti층과 실리콘이 반응하여 티타늄실리사이드층이 형성되도록 하므로써, 티타늄실리사이드층에 의해 상/하 금속배선간의 접촉저항을 낮춘다.

Description

반도체 장치의 다층금속배선 및 그 형성 방법
본 발명은 DRAM(Dynamic Random Access Memory)과 같은 반도체 장치 제조 방법에 관한 것으로, 특히 다층금속배선(MLM : Multi Layer Metalization) 공정에 관한 것이다.
반도체 장치가 점차 고집적화 되어감에 따라 다층 구조로 급속배선을 형성하고 있는데, 그에 따른 문제점이 발생되게 된다.
도 1은 종래기술에 따른 이중금속배선 구조 및 그 문제점을 나타내는 단면도로서, 도면 부호 0b110c은 하부절연막, 0b120c는 장벽금속 Ti/TiN막, 0b130c은 하부배선 알루미늄막, 14 및 18은 난방사방지 TiN막, 15는 금속층간절연막, 16은 웨팅(wetting) Ti막, 17은 상부배선용 알루미늄막, 19는 화합물을 각각 나타낸다.
도 1을 참조하면, 종래의 이중금속배선 공정은, 하부절연막상에 Ti/TiN막(12), 하부배선용 알루미늄막(13), 및 난반사방지 TiN막(14)이 차례로 적층된 하부금속배선 패턴을 형성하는 단계와, 금속층간절연막(15)을 증착한 후 마스크 및 식각 공정에 의해 비아홀을 형성하는 단계, 및 웨팅 Ti막(16)과 상부배선용 알루미늄막(17) 및 난방사방지 TiN막(18)을 차례로 형성하는 단계로 이루어진다.
그러나, 상기와 같은 종래기술에서, 비아홀 형성을 위해 금속층간절연막(15)을 선택적으로 식각할 때, 과도식각(over etch)에 의해 하부배선의 난반사방지 TiN막(14)이 식각되어 하부배선 알루미늄막이 노출되게되고, 이 상태에서 웨팅 Ti막(16)이 증착되므로, 그 계면에는 TiAl3화합물(19)이 발생되게 된다. 하부배선용 금속이 텅스텐일 경우에는 TixWy화합물이 발생하게 된다. 또한, 비아 식각시, 금속층간절연막(15)는 CF계열의 소오스 가스를 사용하여 식각이 이루어지므로, TiF3화합물이 발생된다.
이와같이, 하부 금속배선과 상부금속배선 같은 콘택 게면에서 발생되는 화합물들은 비저항이 매우 높은 관계로 비아 저항이 증가하게되어, 결국 금속배선의 전기적 특성을 저하시킨다.
전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 하부 금속배선과 상부 금속배선간의 콘택 계면에서의 발생되는 비아 콘택 저항을 낮추는 반도체 장치의 다층금속배선 및 그 형성 방법을 제공함을 목적으로 한다.
도 1은 종래기술에 따른 이중금속배선 구조 및 문제점을 나타내는 단면도.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 이중금속배선 형성 과정을 나타내는 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 하부절연막 22 : 제1 장벽금속막
23 : 하부배선 금속막 24,28 : 난반사방지막
25 : 금속층간절연막 26 : 제2 장벽금속막
27 : 상부배선 금속막 29 : TiSi2막
200: 실리콘막
상기 목적을 달성하기 위한 본 발명의 다층금속배선은 제1배선을 위한 제1 금속층; 상기 제1 금속층 상에 형성되며 실리콘 원자를 포함하는 전도층; 상기 전도층의 소정부위가 오픈된 층간절연층; 상기 층간절연막 오픈 부위의 상기 전도층 표면에 형성된 실리사이드층; 및 상기 층간절연층의 오픈 부위를 채우면서 상기 실리사이드층 상에 콘택된 제2배선을 위한 제2 금속층을 포함하여 이루어진다.
또한, 본 발명의 다층금속배선 형성 방법은, 소정 공정이 완료된 웨이퍼 상에 제1배선을 위한 제1금속층, 실리콘 원자를 포함하는 전도층을 차례로 형성하고, 전면에 층간절연층을 형성하는 단계; 상기 전도층의 소정부위가 노출되도록 상기 층간절연층을 선택 식각하여 비아홀을 형성하는 단계; 전면에 접착력 증대를 위한 제2금속층을 증착하여, 상기 노출된 전도층과 상기 제2금속층간의 계면에서, 상기 전도층의 실리콘 원자와 상기 제2금속층의 금속 원자를 반응시켜 실리사이드막을 형성하는 단계; 및 적어도 상기 비아홀을 채우도록 전면에 제2배선을 위한 제3금속층을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 2a 내지 도 2c를 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 다층금속배선 형성 방법을 나타내는 공정 단면도 이다.
먼저, 도 2a에 도시된 바와 같이, 하부절연막(21)상에 제1 장벽금속막(22)으로 예를 들면 Ti, 또는 TiN, 또는 Ti/TiN막을 형성하고, 하부배선 금속막(23)으로 알루미늄막 또는 텅스텐을 형성한 다음, 순수(pure) 실리콘막(200)과 난반사방지막(24)으로 TiN을 차례로 적층한다. 그리고, 하부배선 마스크를 이용하여 난반사방지막(24), 하부배선 금속막(23), 및 장벽금속막(22)을 차례로 식각하여 하부 금속배선 패턴을 완료한다. 여기서, 실리콘막(200)은 실리콘 스퍼터링 타겟을 사용한 스퍼터링 방법으로 증착이 가능하며, CVD 방법으로 증착할 경우에는 390℃ 이상의 온도에서 SiH4+ H2가스를 사용하여 증착한다.
다음으로, 도 2b에 도시된 바와 같이, 전체구조 상부에 금속층간절연막(25)을 증착하고, 비아 콘택을 오픈시키는데, 이때 역시 과도식각이 이루어지므로 난방사방지막(24)는 식각된다.
다음으로, 도 2c에 도시된 바와 같이, 접착력 향상을 위한 웨팅 Ti막(16)과 상부배선 금속막(17) 및 난방사방지막(18)을 차례로 형성하는데, 이때, 웨팅 Ti막(16)과 접촉하는 실리콘막(200)은 서로 반응하여 TiSi2막(29)을 형성하는데, 이 TiSi2막(29)은 전도성이 매우 우수하여 비아 콘택 저항을 크게 낮추어 준다.
이상에서 설명한 바와같이, 본 발명은 비아 콘택 계면에 TiSi2막을 형성하여 비아 저항을 낮추는 것으로, 본 실시예에서는 난반사방지 TiN층과 하부배선 금속막 간에 실리콘막을 더 형성하는 방법을 사용하였으나, 실리콘막 대신 잉여 실리콘을 갖는 실리사이드막을 사용할 수 있다. 그 일예로써, 텅스텐실리사이드(WSix)막을 형성할 경우에는 텅스텐과 실리콘(Si)의 조성비율을 1:2 이상으로 하여 CVD 증착하여 잉여 실리콘이 존재하도록 박막을 형성하는 것이다. 이때, 텅스텐실리사이드막은 배선용 금속막 증착후 대기노출 없이 인-시츄(in-situ)로 공정이 가능하며, 그 두께는 1000Å 미만으로한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 비아콘택 계면에 티타늄실리사이드막을 형성하여, 비아 콘택 저항을 낮추어주므로써, 소자의 전기적 특성 및 고집적 소자의 스피드 향상에 기여하는 효과가 있다.

Claims (13)

  1. 제1배선을 위한 제1 금속층;
    상기 제1 금속층 상에 형성되며 실리콘 원자를 포함하는 전도층;
    상기 전도층의 소정부위가 오픈된 층간절연층;
    상기 층간절연막 오픈 부위의 상기 전도층 표면에 형성된 실리사이드층; 및
    상기 층간절연층의 오픈 부위를 채우면서 상기 실리사이드층 상에 콘택된 제2배선을 위한 제2 금속층을 포함하여 이루어진 반도체 장치의 다층금속배선.
  2. 제1항에 있어서,
    상기 층간절연층과 상기 제2 금속층과의 계면에 접착력 증대를 위한 제3금속층을 더 포함하여 이루어진 반도체 장치의 다층금속배선.
  3. 제1항 또는 2항에 있어서,
    상기 제1 금속층 하부에 장벽금속층을 더 포함하여 이루어지는 반도체 장치의 다층금속배선.
  4. 제3항에 있어서,
    상기 층간절연층과 상기 전도층의 계면에 난반사방지를 위한 제4금속층을 더포함하여 이루어진 반도체 장치의 다층금속배선.
  5. 제4항에 있어서,
    상기 제3금속층은 Ti층이고, 상기 장벽금속층은 Ti/TiN층이며, 상기 제4금속층은 TiN층 인 것을 특징으로 하는 반도체 장치의 다층금속배선.
  6. 제1항에 있어서,
    상기 전도층은 실리콘층 또는 잉여 실리콘 원자를 갖는 텅스텐실리사이드층 인 것을 특징으로 하는 반도체 장치의 다층금속배선.
  7. 제5항에 있어서,
    상기 실사이드층은 상기 제3금속층인 Ti층과 상기 전도층간의 반응에 의한 형성된 티타늄실사이드층 인 것을 특징으로 하는 반도체 장치의 다층금속배선.
  8. 소정 공정이 완료된 웨이퍼 상에 제1배선을 위한 제1금속층, 실리콘 원자를 포함하는 전도층을 차례로 형성하고, 전면에 층간절연층을 형성하는 단계;
    상기 전도층의 소정부위가 노출되도록 상기 층간절연층을 선택 식각하여 비아홀을 형성하는 단계;
    전면에 접착력 증대를 위한 제2금속층을 증착하여, 상기 노출된 전도층과 상기 제2금속층간의 계면에서, 상기 전도층의 실리콘 원자와 상기 제2금속층의 금속 원자를 반응시켜 실리사이드막을 형성하는 단계; 및
    적어도 상기 비아홀을 채우도록 전면에 제2배선을 위한 제3금속층을 형성하는 단계를 포함하여 이루어진 반도체 장치의 다층 금속배선 형성 방법.
  9. 제8항에 있어서,
    상기 전도층은 상기 제1금속층 형성후 대기노출 없이 인-시츄로 형성하는 것을 특징으로 하는 반도체 장치의 다층 금속배선 형성 방법.
  10. 제8항에 있어서,
    상기 전도층은 실리콘막인 것을 특징으로 하는 반도체 장치의 다층 금속배선 형성 방법.
  11. 제10항에 있어서,
    상기 실리콘막은 스퍼터링 또는 화학기상증착에 의해 형성하는 것을 특징으로 하는 반도체 장치의 다층 금속배선 형성 방법.
  12. 제8항에 있어서,
    상기 전도층은 잉여실리콘을 포함하는 텅스텐실리사이드층 인 것을 특징으로 하는 반도체 장치의 다층 금속배선 형성 방법.
  13. 제12항에 있어서,
    상기 텅스텐실리사이드층은 텅스텐과 실리콘(Si)의 조성비율을 1 : 2 이상으로 하여 화학기상증착하는 것을 특징으로 하는 반도체 장치의 다층금속배선 형성 방법.
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