KR19980703580A

KR19980703580A - 단일 또는 이중 병렬 종단을 가진 모듈 버스

Info

Publication number: KR19980703580A
Application number: KR1019970706984A
Authority: KR
Inventors: 딜론존비.; 님마갓다스리니바스; 몬카요알프레도
Original assignee: 제프 테이트; 람버스인코퍼레이티드
Priority date: 1995-04-04
Filing date: 1996-04-01
Publication date: 1998-11-05
Also published as: AU5438896A; WO1996031827A1; JPH11509945A; TW325547B; US5578940A; DE19681337T1; DE19681337B4; US5663661A

Abstract

단일 또는 이중 종단을 허용하는 모듈 버스에 대해 설명된다. 이 모듈 버스는 마스터와 하나 이상의 마더보드 디바이스사이에서 데이타 신호를 전달하기 위해 종단형 마더보드 데이타망을 포함하고 있다. 상기 마더보드 데이타망과 제거가능한 모듈의 종단형 모듈 데이타망사이에서 데이타 신호를 공급하기 위한 소켓이 사용된다. 상기 모듈 데이타망은 상기 마스터와 하나 이상의 모듈 디바이스사이에서 데이타 신호를 전달한다. 상기 데이타 신호 스윙과 데이타 신호의 반사 레벨은 상기 모듈의 존재와는 실질적으로 관계가 없다.

Description

단일 또는 이중 병렬 종단을 가진 모듈 버스

일반적으로, 컴퓨터 시스템은 버스를 이용하여 프로세서와 통신하는 디바이스 또는 모듈을 포함하고 있다. 이러한 모듈의 일예로는 메모리 모듈을 들 수 있다. 본질적으로, 상기 버스는 프로세서와 모듈과 기타 다른 버스 디바이스사이에서 클럭 신호, 데이타 신호, 제어 신호, 및 주소 신호와 같은 신호를 전달하는 전송 라인이다.

상기 버스 구조는 모듈의 제거 또는 추가가 가능하도록 충분한 융통성을 가지고 있어야 한다. 예컨대, 프로세서는 마더보드 또는 백플레인(backplane)상에 위치되어 있을 수 있다. 이때, 메모리 확장 모듈과 같은 기타 다른 보드(도터 보드(daughter board)) 또는 모듈이 상기 마더보드상의 소켓에 플러그 접속된다. 이 소켓은 상기 모듈이 플러그 접속되면 상기 모듈상의 버스를 마더보드 버스에 접속한다. 이와같이, 상기 마더보드 버스는 상기 모듈상의 버스에 의해 확장되어 왔다. 상기 버스(즉, 마더보드 버스와 모듈 버스를 총칭함)는 그러한 모듈의 유무에 관계없이 정밀하게 타이밍된 신호를 정확하게 분배할 수 있어야 한다.

흔히, 신호의 타이밍 및 분배는 컴퓨터 시스템에서는 중요하다. 하지만, 기타 다른 종류의 전송 라인의 경우에서와 마찬가지로, 신호 반사는 신호 타이밍과 분배를 방해할 수 있다. 신호 반사는, 상기 버스가 이 버스상의 특성 임피던스와는 다른 임피던스를 가지고 있는 구성 요소, 예컨대 모듈과 인터페이스를 행할 때, 생성된다. 환언하면, 상기 버스상에서의 임피던스 불연속이 반사를 일으킨다. 이상적으로, 상기 모듈 임피던스가 상기 버스의 특성 임피던스와 일치하면 어떠한 반사도 존재하지 않는다. 하지만, 상기 임피던스가 일치하지 않으면, 결과적으로 생긴 반사는 상기 컴퓨터 시스템의 성능을 저하시키는 경향이 있다.

특히, 신호 반사는 상기 컴퓨터 시스템의 속도와 동작에 불리한 영향을 미칠 수 있다. 상기 버스상에서 통신하는 디바이스들은 상기 버스로부터의 어떤 신호가 유효한 신호로서 수신되기 전에 상기 반사가 소멸될 때까지 대기해야 한다. 이 대기 기간은 상기 시스템의 속도를 저하시키는 경향이 있다. 또한, 충분한 대기 기간이 경과하지 않으면, 신호 반사는 상기 시스템의 예측할 수 없는 동작을 일으키는 유효 신호로서 해석하는 오류가 생길 수도 있다.

반사가 미치는 영향을 감소시키기 위한 종래의 한가지 방법은 종단기(terminator)의 사용을 필요로 한다. 종단기는 전송 라인의 말단에 위치되어 있는 소모성 부하이며, 일반적으로는 저항기이다. 상기 종단기는 상기 전송 라인의 특성 임피던스를 일치시키는 임피던스를 가지고 있도록 선택된다. 종래의 종단 구조는 직렬 종단과 병렬 종단을 포함하고 있다.

직렬 종단에서, 종단 저항기는 전송 라인을 구동하는 디바이스와 직렬로 배치되어 있다. 병렬 종단에서는, 상기 디바이스는 상기 전송 라인을 직접 구동하며, 그리고 종단기는 상기 전송 라인의 하나의 단부 또는 두 단부에 배치되어 있다. 상기 버스의 하나의 단부에 있는 병렬 종단을 가지고 있는 버스를 단일 병렬 종단 버스라고 한다. 또한, 그러한 버스는 단일 종단 버스라고도 할 수 있다. 두 단부에 병렬 종단을 가지고 있는 버스는 이중 병렬 종단 버스라고 한다. 또한, 이러한 버스는 이중 종단 버스라고도 할 수 있다.

한가지 종래의 단일 종단 버스에서는, 상기 종단기가 종단기를 포함하고 있는 확장 버스 세그먼트로 대체된다. 이 확장 버스 세그먼트는 확장 모듈을 포함하고 있다. 다른 종래의 단일 종단 버스에서는, 버스상의 모든 확장 소켓에는 기능 모듈 또는 더미(dummy) 모듈이 설치되어 있다. 상기 기능 모듈은 메모리 확장 모듈과 같은 모듈이다. 이 경우의 상기 더미 모듈은 기능 모듈과 동일한 유효 부하를 제공할 수 있도록 설계되어 있는 모듈이다. 이와같이, 이들 두 경우에서, 버스는 모듈을 가지고 있는 단일 종단 버스 또는 모듈을 가지고 있지 않은 단일 종단 버스로서 항상 유지되어 있다.

통상적으로, 이중 병렬 종단은 고속 버스 구조에서 사용된다. 한가지 종래의 이중 종단 버스 구조에서는, 모듈들은 이중 종단 버스에 플러그 접속되거나 이 이중 종단 버스로부터 제거된다. 상기 모듈은 상기 버스에 유효하게 접속된다. 버스 불연속은, 탭이 플러그 접속되어 있는 모듈을 가지고 있지 않은 경우에도 생긴다. 일부 경우에, 모듈은 임피던스 불일치에 관계없이 삽입 또는 제거된다. 이 기술의 한가지 단점은 앞서 설명한 바와 같이 시스템 성능의 저하이다. 또한, 상기 탭에는 더미 모듈이 설치될 수 있다. 이 기술의 한가지 단점은 복잡성과 추가된 더미 모듈의 비용이다. 따라서, 상기 버스는 이중 병렬 종단 버스로서 유효하게 유지된다. 이러한 시스템의 한가지 단점은 제거된 모듈을 대체하기 위해 더미 모듈을 사용해야 한다는 점이다.

한가지 종래의 이중 종단 버스에서, 모듈들은, 보다 많은 모듈이 시스템에 추가됨에 따라, 함께 연쇄적으로 접속되어 있는 복수의 버스 세그먼트를 포함하고 있다. 상기 모듈은 이미 종단기를 가지고 있는 버스에 접속된다. 최종 모듈은 제2종단기를 가지고 있는 더미 모듈이어야 한다. 이 구조는 항상 상기 연쇄 접속의 최종 모듈로서 더미 종단기 모듈을 필요로 한다. 이 더미 모듈을 필요로 한다는 단점 이외에, 상기 구조는 상기 버스상에 있는 모듈의 개수가 변동될 때마다 상기 더미 모듈을 다른 위치로 셔플링(shuffling)하는 것을 필요로 한다.

본 발명은 버스 구조 분야에 관한 것이다. 특히, 본 발명은 모듈을 가지고 있지 않은 단일 종단(termination)과 모듈을 가지고 있는 이중 종단간을 전환할 수 있는 고속 모듈 버스 구조에 관한 것이다.

도 1은 단일 채널 마스터 ASIC를 사용하고 있는 버스의 클럭망 형태 및 데이타망 형태를 나타낸 도면.

도 2는 전송 라인으로서 모델링되어 있는 데이타망을 나타낸 도면.

도 3은 마스터 ASIC의 출력 구동기의 전류 제어 회로를 나타낸 도면.

도 4는 슬레이브의 전류 제어 회로를 프로그래밍하기 위한 알고리즘을 나타낸 도면.

도 5는 클럭망의 D.C. 모델을 나타낸 도면.

도 6은 이중 채널 마스터 ASIC를 사용하고 있는 버스의 클럭망 형태를 나타낸 도면.

공지된 시스템 및 방법의 한계를 감안하여, 본 발명의 한가지 목적은 단일 또는 이중 병렬 종단을 허용하는 모듈 버스를 제공하는 것이다. 이 버스는 마스터와 하나 이상의 마더보드 디바이스사이에서 데이타 신호를 전달하는 종단형 마더보드 데이타망을 포함하고 있다. 상기 마더보드 데이타망과 제거가능한 모듈의 종단형 모듈 데이타망사이에서 데이타 신호를 공급하기 위한 소켓이 사용된다. 상기 모듈 데이타망은 상기 마스터와 하나 이상의 모듈 디바이스사이에서 데이타 신호를 전달한다. 데이타 신호 스윙과 상기 데이타 신호의 반사 레벨은 상기 모듈의 존재와는 실질적으로 관련이 없다.

또한, 상기 모듈의 존재와는 실질적으로 관련이 없는 클럭 신호 스윙을 가지고 있는 버스에 대해 설명한다. 상기 버스는 제1클럭 신호를 하나 이상의 마더보드 디바이스에 전달하는 종단형 마더보드 클럭망을 포함하고 있다. 클럭 신호 분리기는 소스 클럭 신호로부터의 제1클럭 신호와 제2클럭 신호를 제공한다. 소켓이 상기 제1클럭 신호와 제2클럭 신호중 적어도 하나의 클럭 신호를 하나의 이상의 모듈 디바이스용의 종단형 모듈 클럭망에 전달한다.

본 발명의 다른 목적, 특징, 및 이점은 첨부 도면으로부터 그리고 후술되는 상세한 설명으로부터 명백해진다.

본 발명은 첨부 도면에 한정이 아닌 예로서 도시되어 있으며, 이때 동일한 참조 부호는 유사한 소자를 지시하고 있다.

상세한 설명

단일 채널 버스

모듈 단일 채널 버스 구조에 관한 일실시예에서, 마스터 버스 디바이스는 버스에 의해 마더보드상의 하나 이상의 슬레이브 버스 디바이스에 접속되어 있다. 상기 버스상의 소켓에 의해, 하나 이상의 슬레이브를 포함하고 있는 모듈이 상기 버스에 접속될 수 있다. 상기 버스상에서의 신호 반사를 최소화하기 위해서는 4가지의 가능성, 즉 (1) 상기 모듈이 플러그 접속되어 있지 않고 상기 마스터는 마더보드 슬레이브를 구동하고 있을 수 있다는 점; (2) 상기 모듈이 플러그 접속되어 있고 상기 마스터가 마더보드 슬레이브를 구동하고 있을 수 있다는 점; (3) 상기 모듈이 플러그 접속되어 있지 않고 마더보드 슬레이브가 상기 버스를 구동하고 있을 수 있다는 점; 및 (4) 상기 모듈이 플러그 접속되어 있고 상기 모듈 슬레이브 또는 마더보드 슬레이브중 하나의 슬레이브가 상기 버스를 구동하고 있을 수 있다는 점 등이 처리되어야 한다.

도 1에는 플러그 접속되어 있는 모듈(120)을 가지고 있는 마더보드상의 단일 채널 버스에 대한 클럭망 형태 및 데이타망 형태가 예시되어 있다. 버스는 마스터 ASIC(110)에 접속되어 있는 버스 세그먼트를 총칭하는 용어이다. 환언하면, 버스는 모듈이 플러그 접속되어 있는 때의 마더보드 버스와 모듈 버스를 총칭하는 용어이다. 모듈이 존재하지 않으면, 버스는 머더보드 버스만을 말한다. 상기 버스는 모듈 버스(102)와 마더보드 버스(104)를 포함하고 있다. 상기 마더보드 버스는 단일 종단 버스이다. 상기 모듈 버스도 또한 종단형이다. 상기 모듈이 존재하지 않으면, 상기 버스는 단일 종단 버스이다. 상기 모듈이 존재하면, 상기 버스는 이중 종단 버스이다. 상기 모듈 버스는 모듈 클럭망(166)과 모듈 데이타망(172)을 포함하고 있다. 상기 마더보드 버스(104)는 마더보드 클럭망(165)와 마더보드 데이타망(174)을 포함하고 있다.

일실시예에서, 상기 버스는 마더보드상의 복수의 슬레이브(예컨대, 115a-115n)와 메모리 확장 모듈(120)상의 복수의 슬레이브(예컨대, 125a-125n)를 마스터 주문형 집적 회로(ASIC)(110)에 접속한다. 모듈 버스(102)는 이 모듈이 상기 마더보드에 플러그 접속되면 소켓 커넥터를 통해 마더보드 버스(104)에 접속된다. 노드(tsk1,rsk1,sk1,dsk1)는 일실시예에 따른 마더보드 소켓 접속을 나타낸다. 노드(tsk2,rsk2,sk2,dsk2)는 대응하는 모듈 소켓 접속을 나타낸다.

일실시예서, 상기 슬레이브는 동적 랜덤 액세스 메모리(DRAM)를 나타낸다. 또한, 슬레이브(115a-115n,125a-125n)는 정적 RAM(SRAM), 비디오 RAM(VRAM) 또는 전기적으로 프로그래밍가능한 판독 전용 메모리(EPROM)와 같은 다른 종류의 메모리일 수도 있다. 일실시예에서, 마스터 ASIC(110)는 메모리 제어기이다. 다른 실시예에서, 마스터 ASIC는 DMA 제어기, 그래픽 제어기, 마이크로프로세서 또는 어떤 다른 종류의 정보처리용 제어기일 수도 있다.

클럭망(160)은 상기 마더보드를 구동하는 경로(164)와 상기 모듈을 구동하는 경로(162)로 분리되어 있다. 클럭 발생기(130)는 클럭망(160)에 클럭 신호를 제공한다. 클럭 발생기(130)는 또한 마스터 ASIC(110)의 일부일 수 있다. 클럭망(160)은 모듈(120)이 플러그 접속되면, 저항형 분할기를 이용하여 클럭 전압 스윙을 자동적으로 조절한다. 또한, 상기 마더보드와 상기 모듈은 상기 클럭망의 각각의 부분을 위한 별개의 종단 저항을 가지고 있다. 종단 저항기(180)는 모듈(120)에 제공되어 있고, 종단 저항기(190)는 마더보드에 의해 사용되고 있다. 본 실시예에서, 저항기(180,190)는 R_term의 값을 가지고 있다.

두 세트의 슬레이브의 데이타망이 170에 의해 예시되어 있다. 상기 마더보드와 상기 모듈은 또한 상기 데이타망의 각각의 부분을 위한 별개의 종단 저항기를 가지고 있다. 종단 저항기(182)는 모듈 데이타망(172)에 제공되어 있다. 종단 저항기(192)는 마더보드 데이타망(174)에 제공되어 있다. 종단 저항기(182)와 종단 저항기(192)는 각각 R_term의 값을 가지고 있다. 도 1에는 상기 데이타망을 위해 상기 마더보드와 상기 모듈에 분배된 하나의 라인(즉, 170)이 예시되어 있다. 실제적으로, 상기 데이타망은 상기 마더보드와 상기 모듈상에 복수의 라인을 포함하고 있을 수도 있다.

도 2에는 전송 라인으로서 모델링된 데이타망(170)이 예시되어 있다. 도 1를 또한 참조하면, 마스터 ASIC(110)에서부터 상기 모듈을 삽입하기 위한 소켓까지의 상기 마더보드 데이타망의 부분은 스터브(stub)(210)로서 모델링되어 있다. 스터브는 메인 전송 라인에 접속되어, 본질적으로 비소모성인 종단을 포함하고 있는 전송라인의 일부분이다. 상기 마더보드 데이타망은 마더보드 슬레이브에 기인한 세그먼트(240), 및 최종 마더보드 슬레이브에서부터 상기 마더보드 데이타망 종단 저항기(192)에 이르는 세그먼트(250)를 포함하고 있다. 상기 모듈 데이타망은 상기 모듈 슬레이브에 기인한 세그먼트(220), 및 최종 모듈 슬레이브에서부터 상기 모듈 데이타망 종단 저항기(182)에 이르는 세그먼트(230)를 포함하고 있다. 소켓(260)은 상기 모듈 데이타망을 스터브(21)를 포함하고 있는 마더보드 데이타망에 접속한다. 종단 저항기(182,192)는 이 데이타망 모델에는 도시되어 있지 않다.

먼저, 상기 마스터가 버스를 구동하고 있을 때의 두가지 경우에서 신호 반사를 최소화하는 방법에 대해 설명한다. 본 실시예에서, 상기 버스(즉, 모듈 버스에 의해 확장된 마더보드 버스)는 부하를 가지고 있는 50 오옴의 특성 임피던스를 가진 제어 임피던스 전송 라인을 사용하여 설계되어 있다. 이상적으로, 상기 마스터가 버스를 구동하고 있으면, 상기 모듈이 시스템내에 존재하거나 이 시스템으로부터 제거된 경우에도 신호 반사는 없어야 한다. 이에따라, 스터브(210)는 상기 버스의 나머지 부분의 특성 임피던스와 일치되어야 한다. 상기 모듈이 존재하지 않으면, 상기 스터브(210)에서 본 상기 버스의 특성 임피던스는 50 오옴이다. 하지만, 모듈(120)이 시스템에 추가되면, 결과적으로 50 오옴의 특성 임피던스를 가지고 있는 병렬 접속의 두 버스가 배치되게 된다. 따라서, 스터브(210)에서 본 상기 특성 임피던스는 모듈이 제자리에 있으면 25 오옴이다.

상기 모듈이 제거되면, 스터브(210)는 신호 반사를 최소화하기 위해 50 오옴이 되어야 한다. 상기 모듈이 제자리에 존재하면, 스터브(210)는 반사를 최소화하기 위해 25 오옴이 되어야 한다. 스터브(210)의 어떠한 단일의 임피던스도 두가지 경우를 해결해 줄 수 없음은 분명하며, 이에 따라 모듈의 존재 여부와는 관계없이 반사를 제로로 만드는 스터브(210)의 어떠한 단일의 임피던스도 존재하지 않는다. 한가지 대안은 두가지의 경우에 대해 고려될 수 있는 반사 레벨을 가능하게 하는 25 오옴과 50 오옴 사이의 값을 선택하는 것이다. 반사 계수(Γ)의 크기는 데이타망의 반사 신호의 상대적인 크기의 측정치로서 이용될수 있다. Γ는 전송 라인 또는 버스를 따라 존재하는 불연속 지점에서 입사 신호에 대한 반사 신호의 비율이다. 예컨대, 불연속은 특성 임피던스(Z1)를 가지고 있는 하나의 전송 라인과 특성 임피던스 Z2(Z1≠Z2)를 가지고 있는 다른 전송 라인간의 접합 지점에서 생기게 된다. 기호(ρ)는 Γ의 크기(ρ=|Γ|)를 나타내는데 사용된다. 반사 계수(ρ)의 크기는 식 으로부터 산출될수 있으며, 이때 Z_S는 상기 스터브의 특성 임피던스를 나타내고, Z_O는 상기 전송 라인의 특성 임피던스를 나타낸다.

상기 마더보드 또는 모듈 슬레이브가 버스를 구동하고 있는 경우에 신호 반사를 최소화하는 방법에 대해 또한 설명해야 한다. 상기 슬레이브(예컨대, 115a,125a)가 상기 버스를 구동하고 있으면, 스터브(210)는 (그 전기적 길이가 신호 천이 시간보다 짧은 동안에) 커패시턴스의 역할을 하게 된다. 신호 천이 시간은 전체 신호 스윙의 20%에서 80%까지의 천이에 필요한 시간의 길이로서 정의된다. 200 Mhz 이상에서 버스가 동작할 때, 상기 신호 천이 시간은 일반적으로 대략 300 피코초 정도이다. 피크-피크 신호 스윙으로부터의 천이에 필요한 시간의 길이는 500 피코초 정도이다. 여전히 신호 반사가 존재하고 있지만, 상기 스터브가 본질적으로 작은 커패시턴스이면, 반사의 영향은 무시할 수 있다. 스터브 커패시턴스(C_S)는 로 표현될 수 있다. 이 커패시턴스는 상기 스터브의 전기적 길이(T_S)를 감소시키거나 상기 스터브 임피던스(Z_S)를 증가시킴으로써 최소화될수 있다. 고속 버스 설계에 있어서, 경험상으로 상기 스터브의 전기적 길이는 상기 신호 천이 시간의 1/8보다 짧도록 유지되어야 한다. 따라서, 스터브(210)의 물리적인 길이를 4mm 이하로 함으로써, 모듈이 제자리에 존재하지의 여부에 관계없이 상기 슬레이브가 버스를 구동하고 있으면 어떠한 반사 신호의 영향이라도 무시할 수 있을 정도로 상기 스터브의 전기적 길이가 충분히 짧아지도록 이를 보장하는데 도움이 된다.

상기 슬레이브가 구동되고 있는 경우에 상기 스터브의 임피던스를 결정하는 방법이 이제 주관심사인데, 이는 비교적 짧은 전기적 길이를 가지고 있는 스터브를 선택하면 상기 슬레이브가 구동되고 있는 경우에 반사가 미치는 영향을 무시할 수 있기 때문이다. 상기 마스터가 상기 버스를 구동하고 경우, 스터브(210)의 특성 임피던스를 선택하는 방법은 상기 모듈이 플러그 접속되어 있을 때와 상기 모듈이 제거되어 있을 때에 반사를 최소화하는 방법 사이에서 절충된다. 앞서 언급한 바와 같이, 상기 마스터가 구동되고 있고 그리고 상기 모듈이 플러그 접속되어 있지 않으면, 스터브(210)가 50 오옴으로 선택될 때 반사 레벨은 최소로 된다. 상기 마스터가 구동되고 있고 상기 모듈이 플러그 접속되어 있으면, 스터브(210)의 최적의 값은 25 오옴이다. 25 오옴과 50 오옴사이에서 값이 변동되면, 어느 하나의 경우에서는 반사의 레벨이 감소되지만, 다른 경우에서는 반사 레벨이 증가된다. 50 오옴보다 큰 값 또는 25 오옴보다 작은 값을 선택하면, 두가지 경우에서 반사 레벨이 증가되는 경향이 있다.

절충값으로서 25오옴과 50오옴사이의 값을 선택해야 한다. 스터브(210)의 특성 임피던스의 대략 35오옴의 값은 마스터 ASIC의 관점에서 모듈이 존재하는 경우의 ρ가 모듈이 존재하지 않는 경우의 ρ와 대략 동일해지도록 이를 보장해 준다. 본 실시예에서, 스터브(210)는 35오옴의 특성 임피던스를 가지도록 선택되어 있다. 35오옴의 스터브는 바람직한 물리적 치수(즉, 접지 플레인 이상의 폭과 높이)의 이점을 가지고 있다. 일실시예에서는, C_S의 값을 감소시키기 위해 35오옴보다 큰 값이 선택되어 있다.

스터브(210)의 대략 35오옴의 공칭값을 사용하면, 상기 마스터 ASIC가 상기 데이타망을 구동하고 있고 상기 모듈이 존재하는 경우에, ρ는 16.7%( )가 된다. 동일한 스터브 값을 사용하면, 마스터 ASIC가 상기 데이타망을 모듈없이 구동하고 있는 경우에는, ρ는 대략 17.6% 가 된다. 스터브(210)의 특성 임피던스는 상기 반사 레벨들이 보다 동일해질 수 있도록 선택될 수 있음은 명백하다. 따라서, 데이타 신호의 반사 레벨은 상기 모듈의 존재에 관련없이 실질적으로 동일하다.

상기 소켓의 특성 임피던스는 이 소켓의 전기적 길이가 신호 천이 시간에 비해 짧으면 상기 결과에 상당한 영향을 미치지 않아야 한다. 신호 천이 시간의 1/3보다 짧은 전기적 길이를 가지고 있는 소켓이면 충분하다. 그러므로, 소켓(260)에 의해 생긴 어떠한 영향도 상기 계산으로부터 무시되었다.

일실시예에서, 상기 데이타망은 마스터(110)와 슬레이브(115a-115n, 125a-125n)내의 전류 모드 출력 구동기에 의해 구동되는 전류 모드망이다. 상기 출력 구동기가 전류 모드 구동기이더라도, 상기 데이타망은 저전압 스윙 신호를 전달한다. 이들 전류 모드 구동기는 상기 데이타망의 전압 레벨을 제어한다. 전류 모드의 구동기가 오프 상태이면, 각각의 버스 라인은 고전압 레벨(즉, V_trem)로 유지되거나 이 고전압 레벨까지 상승하게 되는데, 이는 상기 전류 모드 구동기가 상기 버스 라인(예컨대, 172)을 통해 V_term로부터 저전위로 전류가 흐르지 않도록 해 주기 때문이다. 전류 모드 구동기가 온 상태이면, 상기 전류 모드 구동기는 상기 버스 라인을 통해 V_term로부터 상기 저전위로 전류가 흐르도록 해 준다. 이에따라, 상기 버스상의 전압이 저전압 레벨로 강하된다. 상기 버스의 고전압 레벨과 저전압 레벨간의 차가 상기 버스 신호의 전압 스윙이다. 일실시에에서, V_term은 2.5 볼트이고 상기 저전위는 1.5 볼트이며, 따라서 상기 버스 신호 전압 스윙은 1볼트가 될 수 있다.

일반적으로, 출력 구동기가 싱크할 수 있는 전류는 기준 전압과 프로그래밍 저항기에 의해 제어된다. 상기 마스터 ASIC의 데이타망에서 원하는 전압 스윙을 달성하기 위해, 적당한 값의 저항기가 상기 ASIC의 전류 제어 핀과 공급 전압(V_term)사이에 접속되어 있다. 환언하면, 온 상태의 상기 전류 모드 구동기를 통해 흐르는 전류량은 상기 전류 제어 핀에 접속되어 있는 외부 저항기에 의해 제어된다.

도 3에는 상기 데이타망에서 마스터 출력 신호 전압 스윙을 설정하기 위한 전류 제어 메카니즘이 예시되어 있다. 전류 제어 저항기(350,360)는 데이타망 버스 라인(170)의 전류 제어 핀에 접속되어 있다. 위치 1에서, 스위치(340)는 상기 모듈이 제자리에 존재하지 않을 때의 상기 전류 제어 회로를 나타낸다. 위치 2에서, 스위치(340)는 상기 모듈이 제자리에 존재할 때의 상기 전류 제어 회로를 나타낸다. 상기 모듈이 존재하지 않으면, 마스터 ASIC(110)의 상기 데이타망 신호 전압 스윙은 전류 제어 저항기(360)에 의해 제어된다. 도 1을 참조하면, 상기 모듈이 플러그 접속되어 있으면, 마스터(110)의 상기 전류 모드 출력 구동기는 상기 모듈이 플러그 접속되어 있지 않을 때의 전류만큼 많은 2배의 전류를 싱크할 수 있어야 한다. 이에따라, 일단 상기 모듈이 플러그 접속되어 있지 않은 경우에 적절한 저항이 결정되면, 상기 모듈이 플러그 접속되었을 때 마더보드 데이타망과 모듈 데이타망에서의 적절한 전압 스윙이 보장된다.

상기 모듈을 삽입하기 전에, 상기 마더보드 데이타망의 상기 전류는 저항기(360)를 사용하여 상기 마스터 ASIC에 대해 조절된다. 상기 모듈이 제자리에 존재하면, 상기 데이타망 전압 스윙은 상기 마더보드상의 저항기(360)와 상기 모듈상의 저항기(350)에 의해 제어된다. 두 데이타망에서의 전압 스윙을 동일하게 유지하기 위해서, 상기 전류 제어 메카니즘은 상기 마스터의 데이타망 출력 구동기가 상기 모듈이 제자리에 존재하지 않을 때의 전류의 2배 전류를 싱크할 수 있도록 이를 보장해 주어야 한다. 일실시예에서, 상기 전류 제어 저항과 상기 출력 구동기에 의해 싱크된 전류사이에는 역 선형관계가 존재한다. 동일한 저항을 가지도록 350과 360을 선택함으로써 상기 출력 구동기에 의해 싱크된 전류는 상기 모듈이 제자리에 존재할 때 2배가 된다. 환언하면, 상기 전류 제어 저항이 350과 병렬로 360을 배치함으로써 1/2로 줄어들면, 상기 출력 구동기에 의해 싱크된 전류량은 2배가 되는데, 이는 상기 역 선형 관계 때문이다. 이에따라, 상기 마더보드 데이타망과 상기 모듈 데이타망이 동일한 전압 스윙 레벨을 가질 수 있도록 이를 보장하는데 도움이 된다. 따라서, 데이타망 전압 스윙 레벨은 모듈의 존재 유무와 관계없이 실질적으로 동일하게 유지되도록 이를 보장해 주는 경향이 있으며, 이에따라 상기 데이타망에서의 신호 보전이 유지되는데 도움이 된다. 일실시예의 경우에, 저항기(350,360)는 R_term/2의 값을 가지고 있다.

상기 데이타망에서의 출력 신호 스윙은 또한 상기 슬레이브를 위해 설정되어야 한다. 일실시예에서, 상기 슬레이브(예컨대, 115a,125a)는 상기 모듈의 물리적인 검출에 의존하는 프로그래밍가능 전류 제어 메카니즘을 사용한다. 상기 마스터 ASIC의 핀은 상기 모듈의 존재를 검출하는데 사용된다. 상기 마스터는 상기 모듈이 존재하면 상기 슬레이브 출력 구동기의 한가지 값을 프로그래밍한다. 상기 마스터는 상기 모듈이 존재하지 않으면 상기 슬레이브 출력 구동기의 다른 값을 프로그래밍한다. 하지만, 이 종래 기술은 상기 모듈의 존재를 검출하기 위해, 각각의 상기 마스터, 상기 소켓, 및 상기 모듈상에 있는 적어도 하나의 핀을 필요로 한다.

상기 마스터, 상기 소켓, 및 상기 모듈상의 핀의 개수를 최소 레벨로 유지하는 것이 바람직한 목적일 수도 있다. 환언하면, 상기 마스터, 상기 소켓, 및 상기 모듈상에 있는 핀은 한정된 자원이며, 그리고 시스템 제약은 상기 핀이 상기 모듈의 존재를 검출하는 기능 이외의 기능을 위해 사용될 것을 필요로 한다. 일실시예에서, 상기 슬레이브의 상기 프로그래밍가능 전류 제어 메카니즘은 상기 모듈의 물리적인 검출을 위해 상기 마스터의 핀을 필요로 하지 않는다. 일반적으로, 상기 슬레이브 출력 구동기들은 이들 구동기를 상이한 2진값으로 프로그래밍함으로써 조절될 수 있다. 이전의 예에서, 상기 슬레이브는 상기 모듈의 존재 또는 부재에 따라 두가지 값중 한가지 값으로 프로그래밍되었다. 하지만, 상기 슬레이브 출력 구동기는 일반적으로 2진값의 범위를 받아들 일 수 있는 레지스터를 가지고 있다. 상기 전류는 상기 레지스터에 로드된 특정 2진값에 응답하여 제어된다. 상기 레지스터에의 로드를 위한 적절한 2진값은 상기 모듈의 존재 또는 부재를 검출하는데 상기 마스터의 핀을 사용하지 않고 교정 프로세스를 통해 결정될 수 있다.

도 4에는 프로그램가능 전류 제어 메카니즘을 가지고 있는 슬레이브의 출력 구동 전류를 설정하기 위해 일실시예에 사용된 교정 알고리즘이 예시되어 있다. 상기 교정 알고리즘은 상기 슬레이브 레지스터에의 로드를 위한 적절한 값(K)을 결정한다. 상기 모듈이 제거되거나 플러그 접속될 때마다, 유효 임피던스는 대략 2인 인자만큼 변동된다. 상기 교정 알고리즘은 상기 모듈이 제거 또는 플러그 접속될 때마다 실행되어야 한다. 이 교정 프로세스는 변동된 임피던스를 보상해 주는데 도움이 된다.

상기 마스터는 초기 레지스터 설정치를 제로(K=0)로 설정해 줌으로써 스텝(400)에서 상기 교정 프로세스를 시작한다. 상기 마스터는 정보 패킷을 전송함으로써 상기 슬레이브와 통신한다. 스텝(410)에서, 상기 마스터는 패킷 형태로 상기 값(K)을, 교정을 필요로 하는 슬레이브측으로 전송한다. 이때, 상기 슬레이브는 상기 데이타망의 주어진 전송 라인상에 전류 및 저전압(V_OL)을 유도해 주기 위해 출력 구동기 레지스터에 상기 K값을 공급한다. 다음에, 상기 슬레이브는 패킷을 상기 마스터측으로 전송한다. 상기 마스터는 입력 샘플러를 사용하여 스텝(420)에서 상기 패킷의 저전압(V_OL)을 측정한다.

스텝(430)에서, 상기 마스터는 샘플링된 V_OL가 기준 전압(V_ref)보다 큰 지를 결정하기 위해 상기 V_OL와 기준 전압(V_ref)을 비교한다. V_OL가 V_ref보다 크면, 스텝(470)에서 구동기가 싱크할 수 있는 전류량을 증가시키기 위해(따라서 V_OL를 감소시키기 위해), 상기 2진 K 값은 인크리멘트 또는 디크리멘트된다. 이 실시예에서, 상기 구동기가 싱크할 수 있는 상기 전류량은 상기 출력 구동기 레지스터에 저장된 값을 인크리멘트시킴으로써 증가된다. 따라서, K는 스텝(470)에서 디크리멘트된다. 상기 프로세스는 스텝(410)으로 복귀되어, 갱신된 레지스터 설정치를 상기 슬레이브측으로 전송한다. 반면에, V_OL이 V_ref보다 작거나 동일하면, 최종 레지스터 설정치는 현재의 레지스터 설정치로부터 산출된다. 상기 최종 레지스터 설정치는 상기 최종 레지스터 설정치에 해당하는 출력 구동기 전류가 상기 현재 레지스터 설정치를 이용하여 상기 출력 구동기 전류를 2배로 만들 수 있도록 결정된다. 이 실시예에서, 상기 최종 레지스터 설정치는 스텝(440)에서 상기 현재 레지스터 설정치를 2배로 함으로써 산출된다. 다른 실시예에서, 상기 최종 설정치는 상기 현재 레지스터 설정치를 1/2로 줄임으로써 산출된다. 이 방법으로 상기 출력 구동기 전류를 2배로 하면, V_ref주위의 대칭 전압 스윙을 제공하는데 도움이 된다. 스텝(450)에서, 상기 최종 레지스터 설정치는 상기 마스터로부터 상기 슬레이브측으로 전송되고, 상기 프로세스는 스텝(460)에서 종료된다.

일실시예에서, K는 상기 교정 프로세스의 일부에서 선형 방식으로 인크리멘트 또는 디크리멘트된다. 다른 실시예의 경우에, K에 대한 2진 탐색은 상기 교정 프로세스의 일부로서 행해진다.

다른 실시예에서, 초기 K값은 상기 초기 V_OL전압이 V_ref보다 작아지록 해 주는 값으로 스텝(400)에서 설정될 수 있다. 이 다른 실시예의 경우에, 상기 마스터는 V_OL이 V_ref보다 크거나 동일한 지를 결정하기 위해 스텝(430)에서 상기 샘플링된 V_OL과 상기 V_ref전압을 비교한다. V_OL가 V_ref보다 크거나 동일하면, 상기 K값은 V_OL를 증가시키기 위해 스텝(470)에서 디크리멘트 또는 인크리멘트되고, 그리고 프로세스는 스텝(410)에서부터 반복된다.

상기 데이타망에서 신호 보전을 유지하는 것 이외에, 상기 버스 구조는 상기 클럭망에서 신호 보전을 보장해 주어야 한다. 도 1을 참조하면, 클럭 발생기(130)로부터의 클럭 신호는 상기 슬레이브에 분배된 후에 상기 마스터측으로 전송된다. 상기 클럭 신호는 발생기(130)로부터 마스터(110)측으로(ctm은 마스터로의 클럭을 의미함) 그리고 상기 마스터로부터 상기 마더보드 클럭망의 종단형 단부측으로(cfm는 마스터로부터의 클럭을 의미함) 전달된다. 표시 ctm과 cfm은 상기 마더보드 클럭망에서의 클럭 신호 전달과 대응되므로, 상기 모듈 클럭상의 클럭 신호 전달을 나타낸다. 상기 클럭 신호와 데이타 신호사이의 비대칭을 최소화하기 위해, 상기 클럭망(즉, 마더보드 및 모듈의 클럭망)은 어떤 두 디바이스사이의 데이타망의 전기적 특성(임피던스 및 전기적 길이)과 동일한 전기적 특성을 가지고 있어야 한다.

상기 클럭 신호는 3가지 방법중 한가지 방법으로 상기 모듈에 분배될 수 있다. 제1실시예(도1에 도시되어 있음)에서, 상기 모듈 클럭망과 마더보드 클럭망은 노드(tsk1,tsk2,rsk1,rsk2)에 의해 상기 소켓을 통해 서로 접속되어 있다. 상기 모듈 클럭망은 모듈 클럭 루프(198)를 포함하고 있다. 상기 모듈(노드(tsk2))상의 소켓 접합에서부터 클럭 루프(198)를 통해 그리고 다시 상기 소켓 접합(노드(rsk2))에 이르는 상기 루프의 전기적 길이는 상기 경로(tsk1)-마스터-rsk1의 전기적 길이와 일치해야 한다. 모듈 클럭 루프(198)는 상기 모듈의 클럭망과 마더보드 클럭망사이에서와 마찬가지로 임피던스 및 타이밍 균일성을 보장해 준다. 이 실시예에서, 상기 클럭 신호는 복수의 위치에서 상기 모듈 클럭망에 제공된다. 경로(162)는 상기 소켓을 통해 클럭 신호를 모듈 클럭망(166)의 하나의 단부에 전달한다. 이와 유사하게, 경로(164)는 클럭 신호를 상기 마더보드 클럭망(165)의 하나의 단부에 전달한다. 마더보드 경로(165)상의 클럭 신호는 다른 두 위치에 있는 상기 모듈 클럭망에 전달된다. 상기 소켓은 상기 마더보드 클럭망으로부터의 노드(tsk1,rsk2)를 상기 모듈 클럭망의 노드(tsk2,rsk2)에 각각 접속한다. 이러한 방법으로 상기 마더보드 클럭망과 모듈 클럭망을 접속하면, 하나의 클럭망의 마스터 ASIC로부터 거리(d)에 있는 클럭 신호가 어느 시점에서 다른 클럭망의 마스터로부터 거리(d)에 있는 클럭 신호와 동일해지도록 이를 보장하는데 도움이 된다. 이 마더보드 및 모듈 클럭망 접속 기술은 제조 허용 오차로 인해 상기 전송 라인의 전기적 길이에 변동이 존재할 때 적절한 타이밍을 보장해 주는데 도움이 된다.

상기 모듈 클럭망의 제2실시예는 모듈 클럭 루프를 포함하고 있지 않다. 이 실시예는 상기 루프의 제거가 노이즈 마진의 상당한 감소를 일으킬 수 있는 경우일 수 있다. 이는 상기 버스가 실질적인 반사를 겪지 않을 때 가능하다.

제3실시예에서는 상기 클럭 신호를 상기 모듈로 전달하는데 경로(162)만을 사용한다. 상기 모듈 클럭 루프가 존재하지만, 노드(tsk1,rsk1,tsk2,rsk2)에서 상기 마더보드 클럭망과 상기 모듈 클럭망사이에는 어떠한 접속도 존재하지 않는다.

노드(clk2)에서부터 sk1에 이르는 클럭망 트레이스와 sk1에서부터 tnm에 이르는 클럭망 트레이스는 가능한 한 짧게 유지되어야 한다. clk1에서부터 tn에 이르는 클럭 트레이스의 길이는 노드(clk1-tn-···-t3-t2-t1-tsk1-마스터 및 clk2-sk1-sk2-tnm-···-t3m-t2m-t1m-tsk2-tsk1-마스터에 의해 정해진 경로의 동일한 클럭-단부 전기적 길이를 제공하기 위해 조절된다.

도 5에는 상기 클럭망의 D.C. 모델이 예시되어 있다. 저항기 R_S1(540), R_S2(520), R_x(510)는 상기 클럭 신호 분리기를 형성하고 있다. R_S1, R_S2, R_x는 상기 클럭 신호의 원하는 신호 스윙 및 대칭적인 상승 시간 및 하강 시간을 발생할 수 있도록 선택된다. 이들 저항기는 상기 클럭 신호가 모듈의 존재 여부에 관계없이 상기 버스상에서 정확한 전압 스윙을 가지도록 이를 보장해 준다. 스위치(550)는 상기 모듈의 존재 유무를 나타낸다. 풀업 저항기(R_x)는 불필요할 수도 있지만, R_x는 클럭 발생기(530)로부터의 핀 커패시턴스의 존재시에 클럭 상승 시간을 향상시키는데 도움이 된다. 저항기(R_S2)는 클럭 발생기(530)와 상기 소켓에 가능한 한 인접하여 위치되어야 한다. 이는 상기 모듈이 플러그 접속되어 있지 않을 때 상기 마더보드 클럭망과 상기 모듈 클럭망에 R_S2를 접속하는 트레이스가 스터브의 역할을 하기 때문이다.

모듈이 존재하지 않는 경우에, 노드(542)에서의 클럭 신호 레벨은 다음과 같다:

클럭 하이 레벨,

V_OH=V_term

,

클럭 로우 레벨,

이때, r_on은 클럭 발생기(530)의 출력 구동기의 온 저항이다.

모듈이 존재하는 경우에, 노드(542)의 전압이 노드(522)의 전압과 동일하다고 가정하면, 상기 클럭 신호 레벨은 다음과 같다:

클럭 하이 레벨,

V_OH=V_term

,

클럭 로우 레벨,

이때, r_on은 클럭 발생기의 출력 구동기 저항이다.

노드(542)의 전압이 노드(522)의 전압과 동일하다는 가정은 R_s1= R_s2임을 내포하고 있는데, 이는 종단기(582,592)가 동일한 값(R_term)을 가지고 있기 때문이다. R_x는 이 R_x가 상기 클럭 신호 레벨에 대해 비교적 적은 영향을 미치도록 r_on보다 실질적으로 크게 선택되며, 이에따라 R_x는 상기 식에서 무시된다. R_x의 비교적 큰 값은 a.c. 분석 관점에서 추가된 이점을 가지고 있다. a.c. 분석 관점에서, R_x와 r_on은 병렬이다. R_x≫ r_on이면, R_x는 여전히 대략 r_on인 저항에 대해 유효한 클럭 발생기의 출력 구동기에 미치는 영향은 무시될 수 있다.

R_term은 45오옴이 되도록 선택된다. R_term이 상기 버스의 특성 임피던스(Z₀)를 초과하면, 네가티브 전류 반사가 생길 수 있다. 이에따라, 공칭 저항값은 제조 허용 오차에 관계없이 선택되었다. 이론적으로, R_term은 상기 버스의 특성 임피던스를 일치시키기 위해 50 오옴의 저항기이어야 한다. 하지만, 실제적으로, 선택된 값은 공칭값과 허용값을 더한 값 또는 공칭값에서 허용값을 뺀 값이 된다. 예컨대, 상기 버스에 대해 가정된 50 오옴의 특성 임피던스는 허용 오차 10%를 가지고 있는 50 오옴(즉, 50Ω±10%)일 수도 있다. 이는 실제 특성 임피던스가 40 오옴에서 55 오옴의 범위에 있을 수 있음을 의미한다. R_term이 1%의 허용 오차를 가지고 있지만, 50Ω±1%의 저항은 Z₀를 초과하지는 않고 Z₀를 초과하는 것처럼 보인다. 이 실시예에서는, 공칭값의 불일치(즉, 45Ω 대 50Ω)가, 제조 허용 오차로 인해 R_term가 상기 버스의 특성 임피던스를 초과하게 만드는 공칭값의 일치보다 바람직하다. 따라서, 네가티브 전류 반사가 생기지 않도록 이를 보장하기 위해서, R_term은 45Ω의 공칭값을 가지도록 선택된다.

r_on의 일반적인 값은 5 오옴 내지 10 오옴이다. R_x의 100Ω의 값은 상기 클럭 신호 레벨에 무시할 수 있는 정도의 영향이 미치도록 이를 보장해 주기 위해 선택된다. 일실시예에서 V_term은 대략 2.5볼트이다. 일반적으로, V_OH와 V_OL간의 차이가 커질수록, 상기 시스템은 상기 클럭망의 노이즈에 둔감해진다. 환언하면, |V_OH-V_OL|가 증가하면, 노이즈 마진이 커진다. 이 실시예에서, |V_OH-V_OL|는 1.0볼트가 되도록 선택된다. 그러므로, V_OL은 V_term- 1.0 볼트, 즉 1.5볼트이어야 한다. 상기 식에 따라, 모듈이 존재하지 않으면, R_s1은 V_OL가 1.5 볼트인 경우에 대략 70오옴이어야 한다.

모듈이 존재하면, 스위치(550)는 위치 2에 있게 된다. R_s1=R_s2라는 가정 때문에, R_s2도 또한 70오옴이어야 한다. 따라서, 노드(522,542)는 1.5볼트의 V_OL를 각각 가지게 된다. 이전에 설명한 바와같이, 마더보드 클럭망과 모듈 클럭망에 R_s2를 접속하는 트레이스는 모듈이 플러그 접속되어 있지 않은 때에 스터브의 역할을 한다. 모듈이 존재하지 않을 때에 이 스터브로 인한 반사를 최소화하기 위해, 상기 클럭 발생기는 상기 마더보드상의 소켓 접촉에 인접하여 배치되어야 한다. 상기 스터브의 전기적 길이가 상기 클럭 신호 천이 시간(300 피코초)의 1/8보다 작아야 한다는 경험에 따라, R_s2와 상기 소켓간의 물리적 길이는 5mm보다 작다.

상기 클럭망과 데이타망의 세그먼트의 길이에는 3가지의 규칙이 적용되어야 하는데, 즉 (1) 상기 소켓을 통한 클럭 신호의 도달 시간이 동일해야 하고, (2) 마더보드상에서 클럭 시간 및 데이타 신호의 도달 시간이 동일해야 하며, 그리고 (3) 상기 마더보드로 전송되는 모듈 데이타 신호와 마더보드 클럭 신호가 동시에 도달되어야 한다.

도 1을 참조하면, 상기 소켓을 통해 동일한 클럭 신호 도달 시간을 달성하기 위해, 상기 클럭 신호는 노드(tsk2,tsk1)에 동시에 도달하여야 한다. 이에따라 경로(clk-clk1-tsk1)의 전기적 길이는 경로(clk-clk2-tsk2)의 전기적 경로와 동일해야 한다. 또한, clk-clk1-tsk1-rsk1에 의해 정해진 전기적 길이는 경로(clk-clk2-ts2-rsk2)의 전기적 길이와 동일해야 한다. 이는 경로(tsk1-rsk1)의 전기적 경로가 경로(tsk2-rsk2)의 전기적 경로와 동일함을 내포하고 있다.

상기 제2규칙은 상기 클럭 신호와 데이타 신호가 상기 마더보드상에 동시에 도달하여야 함을 정하고 있다. 이 요건은 신호 비대칭을 제거하는데 도움이 된다. 이 규칙은 rsk1-rj의 전기적 길이 = tsk1-tj의 전기적 길이 = dsk1-dj의 전기적 길이라는 요건을 필요로 하며, 이때 j={1,2,3,...n}이다.

제3규칙은 rsk2-rjm의 전기적 길이 = tsk2-tjm의 전기적 길이 = dsk1-djm이라는 요건을 필요로 하며, 이때 j={1,2,3,...n}이다.

상기 클럭망과 데이타망은 이들상에 유사한 부하를 가지고 있으므로, 일반적으로 동일한 전기적 길이는 마더보드의 클럭망과 데이타망의 대응 세그먼트 사이들사이에서 그리고 상기 모듈의 클럭망과 데이타망의 대응 세그먼트들사이에서 동일한 물리적 길이를 나타낸다. 이 규칙에 대한 예외로는, (1)로드되지 않은 트레이스 세그먼트(예컨대, clk1-tn, tsk2-rsk2), (2)소켓 세그먼트(예컨대, sk1-sk2, rsk1-rsk2), 및 (3)마스터 ASIC(예컨대, tsk1-마스터-rsk1는 마더보드 데이타망에 어떠한 대응 세그먼트도 가지고 있지 않음)를 들 수 있다.

표 1은 4개의 슬레이브(n=4)를 가지고 있는 버스에 대한 각종 데이타망 세그먼트의 치수에 대한 리스트를 포함하고 있다. 상기 슬레이브의 데이타 접속들간의 거리는 상기 슬레이브 디바이스의 폭에 의해 결정된다. 이 실시예에서, 상기 슬레이브는 12.5mm의 패키지 폭을 가지고 있다. 이들 값은 상기 세그먼트의 절대적인 길이와는 반대되는 각종 세그먼트의 상대적인 길이에 대한 일예로서 사용됨을 의미한다. 환언하면, 제조 기술 및 패키징 기술에 의해, 달성가능한 최소 길이를 개선할 수도 있지만, 종속 세그먼트들간의 관계는 대략 동일하게 유지되어야 한다.

데이타망 세그먼트 길이

마더보드	길이(mm)	모 듈	길이(mm)
마스터-dsk1	4
dsk1-d1	8	dsk2-d1m	5.2
d1-d2	13	d1m-d2m	13
d2-d3	13	d2m-d3m	13
d3-d4	13	d3m-d4m	13
d4-종단기	10	d4m-종단기	10

당업자는 다음과 같이 클럭망과 데이타망의 적절한 세그먼트의 길이를 결정할 수 있다. 상기 세그먼트(clk-sk1,tsk1-rsk1,sk1-sk2(소켓 길이), sk2-tn(모듈상의 클럭 트레이스), 및 d1m-dsk2(소켓에서부터의 슬레이브의 거리(1m))가 주어지면, clk1-tn, t1m-tsk2, tsk2-rsk2, 및 rsk2-r1m의 필요한 길이는 상기 규칙(1) 내지 규칙(3)으로부터 결정될 수 있다. 표 2는 규칙(1) 내지 규칙(3) 및 표 1로부터 구해진 각종 클럭망 세그먼트의 치수에 대한 리스트를 포함하고 있다. 표 1의 경우에서와 마찬가지로, 이들 길이는 상이한 세그먼트의 길이들간의 관계를 보여 주기 위한 목적으로 사용되어야 한다.

클럭망 세그먼트 길이

마더보드	길이(mm)	모 듈	길이(mm)
clk-clk1	1
clk-clk2	1
clk1-t4	116.7	sk2-t4m	55
t4-t3	13	t4m-t3m	13
t3-t2	13	t3m-t2m	13
t2-t1	13	t2m-t1m	13
t1-tsk1	8	t1m-tsk2	5.2
tsk1-마스터	4	tsk2-rsk2	71
마스터-rsk1	4
rsk1-r1	13	rsk2-r1m	5.2
r1-r2	13	r1m-r2m	13
r2-r3	13	r2m-r3m	13
r3-r4	13	r3m-r4m	13
r4-종단기	10	r4m-종단기	10

이중 채널 버스

도 1에는 단일 채널 메모리 제어기의 클럭망 및 데이타망 회로가 예시되어 있다. 도 6에는 이중 채널 메모리 제어기 ASIC(610)의 클럭망 회로의 일실시예가 예시되어 있다. 확장 모듈이 이 확장 모듈을 소켓(617)에 플러그 접속함으로써 제1채널(612)에 추가될 수 있다. 확장 모듈이 이 확장 모듈을 소켓(615)에 플러그 접속함으로써 제2채널(611)에 추가될 수 있다. 이 실시예는 제1확장 모듈이 소켓(617)에 플러그 접속되고 어느 후속되는 모듈이 소켓(615)에 플로그 접속될 수 있도록 설계되어 있다. 상기 두 마더모드 클럭망과 어느 모듈 클럭망은 클럭 발생기(630)로부터의 상이한 두 출력에 의해 구동된다. 하나의 클럭 발생기의 출력 구동기는 상기 마더보드상의 각각의 클럭망(660,670)에 상기 클럭 신호를 제공한다. 다른 하나의 클럭 발생기의 출력 구동기는 소켓(615,617)에 플러그 접속된 하나 이상의 모듈에 상기 클럭 신호를 제공한다.

이 실시예에서, 클럭 발생기(630)는 소켓(615)이 비어 있을 때 소켓(615)으로부터의 최소 반사를 보장해 주기 위해 소켓(615)에 인접하여 위치되어 있다. 두 소켓에 어떤 모듈도 존재하지 않으면(즉, 615와 617이 비어 있으면), 상기 모듈에 사용된 상기 클럭 구동기의 출력은 저항기(688)(R_pd)에 의해 신호 접지로 풀다운된다. R_pd는 모듈이 소켓(615,617)에 플로그 접속될 때 저항기 684(R_s3)와 686(R_s4)에 비해 R_pd이 무시할 수 있을 정도의 영향을 미칠 수 있도록 이를 보장해 주기 위해 R_term의 적어도 20배에 해당하는 값을 가지도록 선택되어 있다. 저항기(R_s3,R_s4)는 모듈이 615와 617에 플러그 접속되면 노드(clk3,clk4)의 클럭 신호 레벨이 도 5에 예시된 단일 채널 설계를 위해 정해진 바와 같은 적절한 전압 스윙을 가질 수 있도록 설계되어 있다. R_pd는 무시할 수 있으므로, 이는 각각의 R_s3와 R_s4이 이 실시예에서 대략 70 오옴의 값을 가지게 됨을 의미한다.

도 5의 저항기(520,540)는 단일 저항기(640)(R_s1)로 대체되어 있다. 도 5에서, 클럭 신호 분리기 회로는 상기 모듈의 존재 또는 부재를 고려해야 한다. 도 6에서, 저항기(R_s1)로부터의 클럭 신호는 상기 마더보드만을 구동한다. 상기 마더보드는 항상 충분히 설치되게 되며, 이에따라 도 5의 저항기(520,540)는 도 6의 단일 저항기(R_s1)로 대체될 수 있다. R_s1은 병렬 접속된 저항기(520,540)의 값과 동일한 값, 즉 대략 35 오옴을 가지고 있어야 한다. 이 실시예에서, 종단 저항기(642,643)는 45 오옴의 공칭값을 가지고 있다.

이전의 상세한 설명에서, 예시적인 특정 실시예를 참조하여 본 발명에 대해 설명하였다. 하지만, 청구의 범위에 설명되어 있는 발명의 보다 넓은 취지 및 범위로부터 이탈하지 않고 각종 수정예 및 변형예가 행해질 수 있음은 명백하다. 따라서, 명세서 및 도면은 제한적인 의미라기 보다는 예시적인 것으로 간주되어야 한다.

Claims

마스터와 하나 이상의 마더보드 디바이스사이에서 데이타 신호를 전달하는 종단형 마더보드 데이타망; 및

상기 마더보드 데이타망과 제거가능한 모듈의 종단형 모듈 데이타망사이에서 데이타 신호를 전달하는 소켓을 구비하고 있고,

상기 모듈 데이타망은 상기 마스터와 하나 이상의 모듈 디바이스사이에서 데이타 신호를 전달하며,

데이타 신호 스윙과 상기 데이타 신호의 반사 레벨은 상기 모듈의 존재와는 실질적으로 관계가 없는 것을 특징으로 하는 버스.
제 1 항에 있어서, 상기 마더보드 디바이스에 제1클럭 신호를 전달하는 종단형 마더보드 클럭망; 및

소스 클럭 신호로부터의 제1클럭 신호와 제2클럭 신호를 제공하는 클럭 신호 분리기를 더 구비하고 있고,

상기 소켓은 제1클럭 신호와 제2클럭 신호중 적어도 하나의 클럭 신호를 상기 모듈 디바이스용의 종단형 모듈 클럭망에 전달하며,

클럭 신호 스윙은 상기 모듈의 존재와는 실질적으로 관계가 없는 것을 특징으로 하는 버스.
제 2 항에 있어서, 상기 제2클럭 신호는 상기 모듈 클럭망의 비종단형 단부에 전달되고, 상기 소켓은 모듈 클럭망 전송 노드를 마더보드 클럭망 전송 노드에 접속하며, 상기 소켓은 모듈 클럭망 수신 노드를 마더보드 클럭망 수신 노드에 접속하는 것을 특징으로 하는 버스.
제 3 항에 있어서, 상기 모듈 클럭망은 모듈 클럭망 루프를 포함하고 있고, 상기 모듈 클럭망 전송 노드에서부터 상기 모듈 클럭망 루프를 통해 상기 모듈 클럭망 수신 노드에 이르는 제1경로의 전기적 길이는 상기 모듈 클럭망 전송 노드에서부터 상기 마더보드 클럭망 전송 노드까지 상기 마스터까지 상기 마더보드 클럭망 수신 노드까지 상기 모듈 클럭망 수신 노드에 이르는 전기적 길이와 실질적으로 동일한 것을 특징으로 하는 버스.
제 3 항에 있어서, 상기 모듈 클럭망은 클럭망 루프를 포함하고 있지 않은 것을 특징으로 하는 버스.
제 2 항에 있어서, 상기 제2클럭 신호는 상기 모듈 클럭망의 비종단형 단부에 전달되며, 상기 제1클럭 신호는 상기 모듈 클럭망에 전달되지 않는 것을 특징으로 하는 버스.
제 2 항에 있어서, 제1마더보드 디바이스와 어떤 다른 마더보드 디바이스사이에서 클럭망 세그먼트의 전기적 길이와 데이타망 세그먼트의 전기적 길이는 실질적으로 동일한 것을 특징으로 하는 버스.
제 2 항에 있어서, 제1모듈 디바이스와 어떤 다른 모듈 디바이스사이에서 클럭망 세그먼트의 전기적 길이와 데이타망 세그먼트의 전기적 길이는 실질적으로 동일한 것을 특징으로 하는 버스.
제 2 항에 있어서, 각각의 모듈 클럭망, 모듈 데이타망, 마더보드 클럭망, 및 마더보드 데이타망의 종단 저항은 35 오옴 내지 55 오옴의 범위에 있는 것을 특징으로 하는 버스.
제 2 항에 있어서, 상기 클럭 신호 분리기는 제1저항기; 및 제2저항기를 구비하고 있고,

상기 제1저항기의 제1단부와 제2저항기의 제1단부는 상기 소스 클럭 신호를 수신하기 위한 노드를 형성하고 있으며, 상기 제1클럭 신호는 상기 제1저항기의 제2단부에 제공되어 있고, 상기 제2클럭 신호는 상기 제2저항기의 제2단부에 제공되어 있는 것을 특징으로 하는 버스.
제 10 항에 있어서, 상기 제1 및 제2저항기는 실질적으로 동일한 저항을 가지고 있는 것을 특징으로 하는 버스.
제 11 항에 있어서, 상기 제1 및 제2저항기는 60 오옴 내지 100 오옴의 범위의 저항을 가지고 있는 것을 특징으로 하는 버스.
제 10 항에 있어서, 상기 클럭 신호 분리기는 상기 노드에 접속되어 있는 제3저항기, 및 전압 전위를 더 구비하고 있고, 상기 소스 클럭 신호의 대칭성은 상기 제3저항기의 저항에 응답하여 변동되는 것을 특징으로 하는 버스.
제 2 항에 있어서, 상기 마더보드 디바이스와 상기 모듈 디바이스중 적어도 하나의 디바이스는 메모리 디바이스인 것을 특징으로 하는 버스.
제 14 항에 있어서, 상기 메모리 디바이스는 동적 랜덤 액세스 메모리인 것을 특징으로 하는 버스.
제 2 항에 있어서, 상기 마더보드 디바이스와 상기 모듈 디바이스중 적어도 하나의 디바이스는 프로그램가능 전류 제어를 가지고 있는 슬레이브 디바이스인 것을 특징으로 하는 버스.
제 16 항의 슬레이브 디바이스의 프로그램가능 전류 제어를 프로그래밍하는 방법에 있어서,

(A) 레지스터 설정치를 제1값으로 설정하는 단계;

(B) 상기 마스터로부터 상기 슬레이브의 출력 구동기측으로 상기 레지스터 설정치를 전송하는 단계로서, 상기 슬레이브는 상기 레지스터 설정치에 대응하는 슬레이브 전류를 조절하고, 상기 슬레이브는 패킷을 상기 마스터에 반환하는 단계;

(C) 상기 패킷의 전압 레벨과 기준 전압을 비교하는 단계;

(D) 상기 전압 레벨이 상기 기준 전압보다 높거나 동일하면, 보다 많은 슬레이브 전류를 제공하기 위해 상기 레지스터 설정치를 조절하고, 단계 B)와 단계 C)를 반복하는 단계;

(E) 상기 전압 레벨이 상기 기준 전압보다 낮으면, (1) 상기 레지스터 설정치를 현재값인 슬레이브 전류의 레벨의 2배에 해당하는 최종값으로 설정하고, (2) 상기 마스터로부터의 상기 레지스터 설정치를 상기 슬레이브의 출력 구동기측으로 전송하는 단계를 포함하고 있는 것을 특징으로 하는 방법.
제 17 항에 있어서, 상기 최종값은 상기 현재값을 두배로 함으로써 산출되는 것을 특징으로 하는 방법.
마스터와 제1세트의 마더보드 디바이스사이에서 제1데이타 신호를 전달하는 제1종단형 마더보드 데이타망으로서, 상기 제1세트가 하나 이상의 마더보드 디바이스를 구비하고 있는 제1종단형 마더보드 데이타망;

상기 마스터와 제2세트의 마더보드 디바이스사이에서 제2데이타 신호를 전달하는 제2종단형 마더보드 데이타망으로서, 상기 제2세트가 하나 이상의 마더보드 디바이스를 구비하고 있는 제2종단형 마더보드 데이타망;

상기 제1마더보드 데이타망과 제거가능한 제1모듈의 종단형 모듈 데이타망사이에서 상기 제1데이타 신호를 공급하는 제1소켓;

상기 제2마더보드 데이타망과 제거가능한 제2모듈의 종단형 모듈 데이타망사이에서 상기 제2데이타 신호를 공급하는 제2소켓을 구비하고 있고,

데이타 신호 스윙, 및 상기 데이타 신호의 반사 레벨은 상기 제1 및 제2모듈의 존재와는 실질적으로 관계가 없는 것을 특징으로 하는 이중 채널 모듈 버스.
제 19 항에 있어서, 제1클럭 신호를 상기 제1 및 제2세트의 마더보드 디바이스에 전달하는 제1종단형 마더보드 클럭망; 및

소스 클럭 신호로부터의 상기 제1클럭 신호와 제2클럭 신호를 제공하는 클럭 신호 분리기를 더 구비하고 있고,

상기 제1모듈은 종단형 모듈 클럭망을 포함하고 있고, 상기 소켓은 상기 제1클럭 신호와 상기 제2클럭 신호중 적어도 하나의 클럭 신호를 상기 제1모듈 클럭망에 전달하며, 상기 제2모듈은 종단형 모듈 클럭망을 포함하고 있고, 상기 제2소켓은 상기 제1클럭 신호와 상기 제2클럭 신호중 적어도 하나의 클럭 신호를 상기 제2모듈 클럭망에 전달하며,

클럭 신호 스윙은 상기 제1 및 제2모듈의 존재와는 실질적으로 관계가 없는 것을 특징으로 하는 이중 채널 모듈 버스.