CN107590380B - 一种高速时空计算平台 - Google Patents

Abstract

本发明公开一种高速时空计算平台，其包括存储模块、FPGA并行阵列模块和对外接口计算机，存储模块、FPGA并行阵列模块均连接至对外接口计算机；存储模块用于以彩虹表的方式对预计算结果进行压缩存储，且利用SSD并行查询碰撞点；FPGA并行阵列模块用于将加密并行分配到每个单独FPGA芯片中，通过多个FPGA芯片并行运行寻找彩虹表碰撞点；对外接口计算机用于以socket的方式提供MD5、Sha1、Sha256、DES的破译。本发明通过结合多年的密码破译经验，在已有成果FPGA并行阵列模块基础上，采用彩虹表处理方案，研发高速时空计算平台，对口令破译采用时空平衡模式，在一定范围内快速破译口令明文，辅助安全部门快速取证，办案。

Description

一种高速时空计算平台

技术领域

本发明属于通信领域，尤其涉及一种高速时空计算平台。

背景技术

在口令存储以及信息传递方面，现在的系统大多采用对明文口令进行hash 变换存储，如对明文进行md5,sha1,sha256,DES处理，在安全领域，经常需要在已知口令库的基础上快速获得其口令明文的处理。就目前的计算能力而言，很难在短时间内靠穷举计算破译其口令，就目前的存储能力而言，也很难一定范围内的预计算结果存储起来，然后靠碰撞去破译口令；且破译口令的时效性不好的话，即使能破译也没有实用意义。

目前破译md5,sha1,sha256,DES加密结果的方式一种是采用纯GPU，单 FPGA高速运算的方式，受计算能力的影响，破译速度都会很慢，往往需要上百小时，难以满足快速取证的需求；一种是租赁天河计算机的方式，这种方式效率上要高一些，但也要数小时，同时租赁费用高昂，必须是离线方式，与实际应用场景相差甚远，只能满足特殊单独案件的需求。另外，还有采用预计算将知范围的口令进行hash或者加密运算，预存储，但这种方式只能处理小范围内的口令，一旦口令超出范围就无能为力。

综上，现有技术存在如下缺陷：1、破译速度慢；2、覆盖范围小；3、费用高昂；4、实时性差；5、操作手续繁琐。故有必要研发一种高速时空计算平台来弥补上述缺陷。

发明内容

为解决上述缺陷，本发明提出一种高速时空计算平台，其通过结合多年的密码破译经验，在已有成果FPGA并行阵列模块基础上，采用彩虹表处理方案，研发高速时空计算平台，对口令破译采用时空平衡模式，在一定范围内快速破译口令明文，辅助安全部门快速取证，办案。

本发明的技术方案是这样实现的：

本发明公开一种高速时空计算平台，其包括存储模块、FPGA并行阵列模块和对外接口计算机，存储模块、FPGA并行阵列模块均连接至对外接口计算机；存储模块用于以彩虹表的方式对预计算结果进行压缩存储，且利用SSD并行查询碰撞点；FPGA并行阵列模块用于将加密并行分配到每个单独FPGA芯片中，通过多个FPGA芯片并行运行寻找彩虹表碰撞点；对外接口计算机用于以socket 的方式提供MD5、Sha1、Sha256、DES的破译。

其中，高速时空计算平台包括路由器，FPGA并行阵列模块、存储模块、对外接口计算机均连接至路由器。

其中，高速时空计算平台包括主板、网口、CPU、散热模块和多个SSD，网口、CPU、散热模块、多个SSD均连接至主板上。

其中，多个SSD均连接至存储模块，路由器连接至网口，FPGA并行阵列模块连接至CPU。

其中，存储模块采用的存储算法包括存储的逻辑处理方法和算法，其中存储的逻辑处理方法为：只存储10字节中的52比特，其余48比特认为是0；通过FGPA并行阵列模块计算去碰撞这48个0，剩余52比特的存储算法为：12 比特的信息包含在位置信息中，其余40比特按4K对齐的方式存储在4K数据块内；算法步骤为：FPGA并行阵列模块将结果作为输入开始进行hash迭代运算，一直运算直到算出一个结果，该结果为后48比特全为零，把这个结果去表存储块中查询，然后根据起点开始运算，一旦运算结果和破解结果相同，则破解成功。

其中，对外接口计算机通过socket接口协议连接至网口。

其中，SSD设有十个，且每个SSD均为1.6T。

其中，路由器为千兆路由器，且千兆路由器通过对外接口网线连接至网口。

与现有技术相比，本发明具有如下优点：

1、破译速度快：平台采用高速计算加海量存储结合的方式进行破译，计算的同时进行存储查询，大大提高破译速度。

2、覆盖范围广：彩虹表预计算存储10字节范围的所有可能的口令，穷举暴力无死角覆盖。

3、费用少：购买平台一次，重复使用，不用频繁租赁节省资源。

4、实时性强：平台连接应用系统实时进行破译，数分钟内破译口令。

5、操作便捷：平台提供对外统一接口，即插即用，不用离线租赁资源。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明高速时空计算平台的结构框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了有助于和澄清随后的实施例的描述，在对本发明的具体实施方式进行详细说明之前，对部分术语进行解释，下列的解释应用于本说明书以及权利要求书。

本发明中出现的SSD为Solid State Drives的缩写，其中文意思为固态硬盘，简称固盘，固态硬盘是用固态电子存储芯片阵列而制成的硬盘，由控制单元和存储单元(FLASH芯片、DRAM芯片)组成。本发明中出现的FPGA为Field-Programmable Gate Array的缩写，其中文意思为现场可编程门阵列，是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。本发明中出现的CPU为Central Processing Unit的缩写，其中文意思为中央处理器，是电子计算机的主要设备之一，电脑中的核心配件，其功能主要是解释计算机指令以及处理计算机软件中的数据。本发明中出现的socket的中文意思为原义是"孔"或" 插座"，网络上的两个程序通过一个双向的通信连接实现数据的交换，这个连接的一端称为一个socket。本发明中出现的MD5为Message-Digest Algorithm 5的缩写，其中文意思为信息-摘要算法5，为计算机安全领域广泛使用的一种散列函数，用以提供消息的完整性保护。本发明中出现的Sha1为 Secure Hash Algorithm的缩写，其中文意思为安全哈希算法，主要适用于数字签名标准里面定义的数字签名算法。本发明中出现的DES为Data Encryption Standard的缩写，其中文意思为数据加密标准。本发明中出现的hash为Hash function的缩写，其中文意思为散列函数。本发明中出现的其它英文词语均为代码，不代表其它任何意义。

参照图1，本发明公开一种高速时空计算平台，其包括存储模块、FPGA并行阵列模块和对外接口计算机，存储模块、FPGA并行阵列模块均连接至对外接口计算机；存储模块用于以彩虹表的方式对预计算结果进行压缩存储，且利用 SSD并行查询碰撞点；FPGA并行阵列模块用于将加密并行分配到每个单独 FPGA芯片中，通过多个FPGA芯片并行运行寻找彩虹表碰撞点；对外接口计算机用于以socket的方式提供MD5、Sha1、Sha256、DES的破译。

其中，高速时空计算平台包括路由器，FPGA并行阵列模块、存储模块、对外接口计算机均连接至路由器。高速时空计算平台包括主板、网口、CPU、散热模块和多个SSD，网口、CPU、散热模块、多个SSD均连接至主板上。多个 SSD均连接至存储模块，路由器连接至网口，FPGA并行阵列模块连接至CPU。本发明散热模块的设置，用于给CPU散热。

其中，存储模块采用的存储算法包括存储的逻辑处理方法和算法，其中存储的逻辑处理方法为：只存储10字节中的52比特，其余48比特认为是0；靠 FGPA并行阵列模块计算去碰撞这48个0，剩余52比特的存储算法为：12比特的信息包含在位置信息中,其余40比特按4K对齐的方式存储在4K数据块内；例如，某个40比特数据存储在第1023个4K数据块的第2个5+10字节内，则其包含的前12比特的信息根据位置信息换算而出，为1111111111110。

算法步骤为：FPGA并行阵列模块将结果作为输入开始进行hash迭代运算 (前一次的结果作为后一次的输入)，一直运算直到算出一个结果，该结果为后 48比特全为零，把这个结果去表存储块中查询,然后根据起点开始运算，一旦运算结果和破解结果相同，则破解成功。

本发明采用私有的存储算法，以4K对齐的方式存储彩虹表的头尾，数据块的位置是头尾数据的一部分，从而节省了存储空间。

本发明路由器为千兆路由器，且千兆路由器通过对外接口网线连接至网口；对外接口计算机通过socket接口协议连接至网口。其中，SSD设有十个，且每个SSD均为1.6T。本发明采用10*1.6TSSD硬盘，将10字节的预计算结果以彩虹表的方式进行压缩存储，利用SSD的队列深度高速查询性能快速并行查询碰撞点。

本发明高速时空计算平台在破译口令时，CPU通过socket接口协议对对外接口计算机进行功能调用，以socket的方式提供MD5、Sha1、Sha256、DES的破译，破译速度快；在破译的同时，通过FPGA并行阵列模块将破译的结果并行分配到每个单独的FPGA芯片中，多个FPGA芯片对其进行并行计算并寻找彩虹表碰撞点；通过SSD，将10字节的预计算结果以彩虹表的方式进行压缩存储，节省存储空间。

在同等条件下，以DES破解为例，无论GPU还是单FPGA计算模式，破译口令均需100小时以上，而本发明高性能时空计算平台只需30秒。

在同等条件下，以预计算结果存储的方式为例，普通存储技术只能之多保存6个字节左右的口令，而本发明高性能时空计算平台能覆盖10个字节范围内的口令。

本发明通过采用FPGA阵列加彩虹表存储技术结合的方式破译口令，破译速度快；采用高压缩比的彩虹表存储技术，节省存储空间。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种高速时空计算平台，其特征在于，其包括存储模块、FPGA并行阵列模块和对外接口计算机，存储模块、FPGA并行阵列模块均连接至对外接口计算机；

存储模块用于以彩虹表的方式对预计算结果进行压缩存储，且利用SSD并行查询碰撞点；存储模块采用的存储算法包括存储的逻辑处理方法和算法，其中存储的逻辑处理方法为：只存储10字节中的52比特，其余48比特认为是0；通过FGPA并行阵列模块计算去碰撞这48个0，剩余52比特的存储算法为：12比特的信息包含在位置信息中，其余40比特按4K对齐的方式存储在4K数据块内；

算法步骤为：FPGA并行阵列模块将结果作为输入开始进行hash迭代运算，一直运算直到算出一个结果，该结果为后48比特全为零，把这个结果去表存储块中查询，然后根据起点开始运算，一旦运算结果和破解结果相同，则破解成功；

FPGA并行阵列模块用于将加密并行分配到每个单独FPGA芯片中，通过多个FPGA芯片并行运行寻找彩虹表碰撞点；

对外接口计算机用于以socket的方式提供MD5、Sha1、Sha256、DES的破译。

2.如权利要求1所述的高速时空计算平台，其特征在于，高速时空计算平台包括路由器，FPGA并行阵列模块、存储模块、对外接口计算机均连接至路由器。

3.如权利要求2所述的高速时空计算平台，其特征在于，高速时空计算平台包括主板、网口、CPU、散热模块和多个SSD，网口、CPU、散热模块、多个SSD均连接至主板上。

4.如权利要求1-3中任一项所述的高速时空计算平台，其特征在于，多个SSD均连接至存储模块，路由器连接至网口，FPGA并行阵列模块连接至CPU。

5.如权利要求1所述的高速时空计算平台，其特征在于，对外接口计算机通过socket接口协议连接至网口。

6.如权利要求4所述的高速时空计算平台，其特征在于，SSD设有十个，且每个SSD均为1.6T。

7.如权利要求2所述的高速时空计算平台，其特征在于，路由器为千兆路由器，且千兆路由器通过对外接口网线连接至网口。

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