KR19980076257A - 복합기능의 적층 세라믹 부품의 제조 방법 - Google Patents
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Abstract
본 발명은 저항, 캐패시턴스 및 인덕턴스 성분을 갖는 다층 세라믹 부품을 일체화시키는 적층 세라믹 부품의 제조 방법을 제공하는 것을 목적으로 한다. 본 발명의 적층 세라믹 부품의 제조 방법은 물질 특성이 서로 상이한 다층 세라믹 부품들을 각각 제조한 후, 이들 다층 세라믹 부품들을 전도성 페이스트 및 비전도성 페이스트를 이용하여 열처리 공정으로 일체화시킴으로써, 물질조성에 대한 제약없이 손쉽게 적층 세라믹 부품을 제조할 수 있다.
Description
본 발명은 세라믹 전자 부품의 제조 방법에 관한 것으로, 보다 상세하게는, 저항, 캐패시턴스 및 인덕턴스의 복합 기능을 갖는 일체화된 적층 세라믹 부품의 제조 방법에 관한 것이다.
일반적으로, 전기회로를 구성하기 위해서는, 기판상에 소정의 목적에 따라 전도성 회로 패턴을 형성하여 신호전달을 하고, 이때, 원하는 회로 특성값을 얻기 위하여 저항, 캐패시턴스 및 인덕턴스 성분들이 기판 상에 추가적으로 형성된다.
종래에는, 이러한 각 성분들을 기판상에 개별적으로 부착시키는 방법을 채택하였으나, 최근에는 전자부품의 경박단소화가 요구됨에 따라 이들 성분들을 하나의 부품에 내장시키는 다층 전자 부품의 제조 방법이 연구 및 개발되고 있다. 또한, 상기 성분들이 각각 내장된 전자부품들을 제조하기 위한 재료로서, 최근에는 플라스틱에 비해 기밀성 및 균일성이 우수하고, 또한, 높은 전기적 특성을 발현할 수 있는 세라믹 재료가 개발됨으로써 많은 다층 전자 부품이 세라믹으로 대체되고 있다.
그러나, 저항, 캐패시턴스 및 인덕턴스 특성을 나타내는 세라믹 기판들을 일체화시키기 위해서는, 각각의 특성을 갖는 세라믹 기판들을 적층시킨 상태에서, 적층된 세라믹 기판들 자체를 열처리 공정에 의해 일체화시키는 방법을 착안할 수 있으나, 이때, 세라믹 기판들 자체의 물질 성분이 서로 상이하기 때문에 각 물질 성분마다의 소성온도 및 수축율의 정도가 다르게 됨으로써, 열처리 공정에 의하여 일체화된 제품에 균열 및 휨이 발생되는 문제점이 있으며, 이로 인하여, 원하는 전기적 특성을 얻을 수 없게 되는 문제점이 발생할 수 있다. 따라서, 현재에는 위에 언급된 기술은 착상에 불과하고 실용화되지 못하고 있다.
따라서, 종래에는 캐패시턴스 및 인덕턴스 특성을 나타내는 세라믹 부품들을 각각 별도로 제조하여, 인쇄회로 기판(printed circuit board)상에 각각 실장하는 방법을 사용하였다. 따라서, 제조하는 데 번거로움이 있었으며, 제조원가가 비싸고 각 세라믹 부품들간의 공간이 생겨서 전체적으로 전자부품의 크기 및 중량이 증가되었다. 따라서, 최근의 전자부품에서 경박소형화가 요구되는 경향에 부합되지 못하는 문제점이 있다.
따라서, 본 발명은 저항, 캐패시턴스 및 인덕턴스 특성을 각각 나타낼 수 있는 다층 세라믹 부품들을 별도로 제조한 후, 이들 다층 세라믹 부품들을 전도성 페이스트 및 비전도성 페이스트를 이용하여 접착시킴으로써, 원하는 회로 특성값을 손쉽게 얻을 수 있는 복합기능의 적층 세라믹 부품의 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 일실시예에 따른 저항 성분을 갖는 다층 세라믹 부품을 설명하기 위한 도면.
도 2는 본 발명의 일실시예에 따른 단위 저항성 세라믹 부품을 설명하기 위한 도면.
도 3은 도 2를 A-A' 선으로 짜른 단면도.
도 4는 본 발명의 일실시예에 따른 캐패시턴스 성분을 갖는 다층 세라믹 부품을 설명하기 위한 도면.
도 5는 본 발명의 일실시예에 따른 단위 유전성 세라믹 부품을 설명하기 위한 도면.
도 6은 도 5를 B-B' 선으로 짜른 단면도.
도 7은 본 발명의 일실시예에 따른 인덕턴스 성분을 갖는 다층 세라믹 부품을 설명하기 위한 도면.
도 8의 본 발명의 일실시예에 따른 단위 자성 세라믹 부품을 설명하기 위한 도면.
도 9는 도 8을 C-C' 선으로 짜른 단면도.
도 10은 본 발명의 일실시예에 따른 일체화된 적층 세라믹 부품을 설명하기 위한 도면.
도 11은 도 10의 절단선에 따라 절단된 개별 적층 세라믹 부품을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 입·출력 단자2 : 절단선
3, 13, 23 : 세라믹층4, 14, 24 : 비아 도체
5, 15, 25 : 내부 도체11, 21 : 비전도성 페이스트
12, 22 : 전도성 페이스트10 : 제 1 다층 세라믹 부품
20 : 제 2 다층 세라믹 부품30 : 제 3 다층 세라믹 부품
50 : 적층 세라믹 부품
본 발명은 우선, 저항, 캐패시턴스 및 인덕턴스 특성을 나타내기 위하여, 2 이상의 세라믹 부품들의 내부에 각각 회로 패턴이 구비된 2 이상의 세라믹 부품들을 각각 제조한다. 그리고 나서, 각각의 세라믹 부품들의 표면에 노출된 회로 패턴상에는 전도성 페이스트를 인쇄하고, 각각의 세라믹 부품들의 표면 둘레에는 비전도성 페이스트를 인쇄한다. 이어서, 세라믹 부품을 적층하여 소정의 온도로 열처리하여 복합기능의 적층 세라믹 부품을 제조한다.
또한, 본 발명은, 우선 2 이상의 세라믹 부품들은 그들의 절단선에 따라서 구획되는 다수개의 단위 세라믹 유닛을 포함하며, 각 단위 세라믹 유닛의 내부에는 회로 패턴이 구비되어 있으며, 각 세라믹 부품 및 그에 이웃하여 적층되는 세라믹 부품은 그의 절단선이 서로 정렬로 대응하도록 배열되어 있는 2 이상의 세라믹 부품들을 각각 제조한다. 그리고, 각 세라믹 부품들의 표면에 노출된 회로 패턴상에는 전도성 페이스트를 인쇄하고, 각 세라믹 부품들의 절단선에는 비전도성 페이스트를 인쇄한다. 이어서, 소정온도에서 열처리를 실시하여 2 이상의 세라믹 부품들을 일체화시킨다. 일체화된 2 이상의 다층 세라믹 부품들을 단위 세라믹 유닛들이 일체화된 적층 세라믹 유닛으로 분리시키기 위하여 일체화된 2 이상의 다층 세라믹 부품들을 그들의 절단선에 따라서 절단하여, 복합기능의 적층 세라믹 부품을 제조한다.
본 발명에 의하면, 저항, 캐패시턴스 및 인덕턴스 특성을 갖는 2 이상의 다층 세라믹 부품들을 각각 제조한 후, 이들 다층 세라믹 부품들을 페이스트를 이용하여 일체화시킴으로써, 각 세라믹 부품들간의 소결온도 및 수축율 이방성 등과 같은 문제를 해결할 수 있으며, 또한, 제조원가를 감소시킬 수 있고, 전자부품의 크기 및 중량을 대폭 축소할 수 있다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 저항 성분을 갖는 제 1 다층 세라믹 부품을 설명하기 위한 도면으로써, 제 1 다층 세라믹 부품(10)은 세라믹과 금속이 동시 소성된 다층 구조이고, 여기서, 세라믹층(3)은 저항 성분을 갖는 절연체가 사용된다. 또한, 양산성을 위하여 한번의 동시성형 공정으로 9개 이상의 단위 저항성 세라믹 부품을 포함하는 제 1 다층 세라믹 부품(10)을 제조한다. 도시된 바와 같이, 상부 표면상에는 저항, 캐패시턴스 및 인덕턴스 성분이 하나의 부품에 내장되어 일체화된 적층 세라믹 부품으로부터 전기적 입·출력 단자(1)들이 노출되며, 또한, 제 1 다층 세라믹 부품(10)을 단위 저항성 세라믹 부품으로 절단하기 용이하도록 절단선(2)이 형성되어 있다.
도 2는 도 1의 절단선에 따라 짜른 단위 저항성 세라믹 부품을 도시한 것으로, 전술된 바와 같이 다층 세라믹 구조이고, 그 상부 표면에는 전기적 입·출력 단자(1)가 노출되며, 입·출력 단자(1)의 형태는 장착하는 방법에 따라 다양한 형태의 변형이 가능하다.
도 3은 도 2를 A-A' 선에 따라 절단한 단면도로서, 도시된 바와 같이, 단위 저항성 세라믹 부품의 각 세라믹층(3)들은 회로 패턴에 의해 전기적으로 연결되며, 상세하게는, 세라믹층(3) 내부에는 각 층들을 전기적으로 연결할 수 있도록 비아 도체(4)가 형성되며, 각 세라믹층(3)들의 상부 표면에는 내부 도체(5)가 형성된다. 또한, 최상부 세라믹층 상에는 적층 세라믹 부품의 입·출력 단자 역할을 하는 내부 도체(5)가 노출된다.
도 4는 캐패시턴스 성분을 갖는 제 2 다층 세라믹 부품을 설명하기 위한 도면으로서, 도 1에서와 마찬가지로, 제 2 다층 세라믹 부품(20)은 세라믹과 금속이 동시 소성된 다층 구조이고, 세라믹 물질로는 유전체가 사용되며, 다수개의 단위 유전성 세라믹 부품들을 포함한다. 도시된 바와 같이, 상부 세라믹층(13) 표면의 절단선 부근에는 제 1 다층 세라믹 부품(10)과의 결합을 위해 비전도성 페이스트(11)로서 접착제 역할을 하는 유리 페이스트 또는 저온 소결용 페이스트가 스크린 인쇄법에 의해 형성되고, 제 1 다층 세라믹 부품(10)의 하부면에 노출된 비아 도체(4)와 제 2 다층 세라믹 부품(20)의 상부 세라믹층(13)에 노출된 비아 도체(도시되지 않음)와의 전기적 접속을 위해 상기 제 2 다층 세라믹 부품(20)의 비아 도체 상에 전도성 페이스트(12)가 형성된다.
도 5는 도 4의 절단선에 따라 절단된 단위 유전성 세라믹 부품을 도시한 도면으로서, 상부 세라믹층(13)의 표면 가장자리 부분에는 저항 성분을 갖는 제 1 다층 세라믹 부품(10)과의 결합을 위해 비전도성 페이스트(11)가 형성되고, 비아 도체(도시되지 않음) 부분에는 전기적 접속을 위한 전도성 페이스트(12)가 형성된다.
도 6은 도 5를 B-B' 선으로 짜른 단면도로서, 각 세라믹층(13)들의 내부에는 비아 도체(14) 및 내부 도체(15)에 의해 전기회로가 구성되어 있으며, 상부 세라믹층(13) 표면의 가장자리 부분에는 앞서 제조한 제 1 다층 세라믹 부품(10)과의 결합을 위한 비전도성 페이스트(11)가 스크린 인쇄법에 의해 형성되며, 비아 도체(14)상에는 상기 제 1 다층 세라믹 부품(10)과의 전기적 접속을 위해 전도성 페이스트(12)가 형성된다.
도 7은 본 발명에 따라 제조된 인덕턴스 성분을 갖는 제 3 다층 세라믹 부품을 설명하기 위한 도면으로서, 앞서와 마찬가지로, 제 3 다층 세라믹 부품(30)은 세라믹과 금속의 다층 구조이고, 세라믹 물질로는 자성체가 사용되며, 다수개의 단위 자성 세라믹 부품들을 포함한다. 상부 세라믹층(23) 상부 표면의 절단선(도시되지 않음) 부분에는 제 2 다층 세라믹 부품(30)과의 결합을 위해 비전도성 페이스트(21)가 형성되고, 내부에는 전기적 접속을 위한 전도성 페이스트(22)가 형성된다.
도 8의 단위 자성 세라믹 부품을 도시한 도면으로서, 상부 세라믹층(23) 표면의 가장자리 부분에는 제 2 다층 세라믹 부품(20)과의 결합을 위한 비전도성 페이스트(21)가 형성되고, 비아 도체(도시되지 않음) 부분에는 전기적 접속을 위한 전도성 페이스트(22)가 형성된다.
도 9는 도 8을 C-C' 선으로 짜른 단면도로서, 도시된 바와 같이, 상부 세라믹층(23) 표면의 가장자리 부분에는 앞서 제조한 제 2 다층 세라믹 부품(20)과의 결합을 위한 비전도성 페이스트(21)가 형성되고, 최상부 세라믹층(23)의 노출된 비아 도체(24) 상에는 전도성 페이스트(22)가 형성된다.
도 10은 본 발명에 따라 상기와 같은 저항, 캐패시턴스 및 인덕턴스 성분들을 각각 포함하는 제 1, 제 2 및 제 3 다층 세라믹층(10, 20, 30)들을 일체화시킨 적층 세라믹 부품(50)을 도시한 도면이다. 우선, 내부에 각각 회로 패턴이 구비된 제 1, 제 2 및 제 3 다층 세라믹부품(10, 20, 및 30)을 각각 제조한다. 제 2 다층 세라믹 부품(20) 및 제 3 다층 세라믹 부품(30) 각각의 상부표면에서 노출된 회로 패턴상에는 전도성 페이스트를 적층하고, 절단선상에는 비전도성 페이스트를 인쇄한다. 그리고 나서, 다층 세라믹부품들(10, 20, 및 30)을 적층하여 소정온도에서 다층 세라믹 부품들을 소결한다. 이 때, 소결에 의하여, 유리 페이스트내의 유리질이 이동하여 서로 결합됨으로써, 각 부품들간의 결합이 이루어지고 또한 소결에 의하여 전도성 페이스트는 각 부품들의 세라믹층에 구비된 금속 회로 패턴들이 전기적으로 접속된다. 여기서 소결온도는 각 다층 세라믹 부품의 제조시의 소결 온도보다 낮은 온도이다. 이는 각 다층 세라믹 부품들을 결합시키기 위한 열처리 공정에 의하여 전기적 특성에 영향을 미치지 않도록 하기 위함이다.
도 11은 상기 도 10을 그의 절단선을 따라 짜른 개별 적층 세라믹 부품을 나타낸 것으로, 상부에는 저항 성분을 갖는 제 1 다층 세라믹 부품(10)이 위치되고, 그 하부에는 캐패시턴스 성분을 갖는 제 2 다층 세라믹 부품(20)이 위치되며, 그 하부에는 인덕턴스 성분을 갖는 제 3 다층 세라믹 부품(30)이 위치된다. 또한, 저항 성분을 갖는 제 1 다층 세라믹 부품(10)의 표면에는 일체화된 적층 세라믹 부품의 전기적 입·출력 단자(1)가 노출된다. 본 실시예에서 비전도성 페이스트는 유리 페이스트가 바람직하다. 또한, 본 실시예에서 각층의 세라믹 부품은 그의 표면상 또는 그의 내부에 위에서 설명한 회로 패턴 이외에 필요에 따라서, R 회로, L 회로, C 회로, RC 회로, RL 회로, LC 회로, RLC 회로, IC 칩으로 이루어진 군에서 선택된 적어도 하나 이상의 것을 포함할 수 있다. 또한 열처리 공정시 다층 세라믹 부품들간의 접착력을 향상시키기 위하여 일정 하중을 가하면서 실시하는 것이 바람직하다. 또한, 위에서 다층 세라믹 부품들을 일체화시키기 위하여 사용된 전도성 페이스트 및 비전도성 페이스트는 각각 동일물질인 것이 바람직하다.
이상에서 설명된 바와 같이, 본 발명은 저항, 캐패시턴스 및 인덕턴스 성분을 갖는 다층 세라믹 부품을 각각 제조한 후, 이들 다층 세라믹 부품들을 전도성 및 비전도성 페이스트를 이용하여 일체화시킴으로써, 한 번의 동시 소성 공정으로 적층 세라믹 부품을 제조할 경우에 발생되는 소결 수축의 이방성 등과 같은 문제를 극복할 수 있으며, 이에 따라, 복합기능의 적층 세라믹 부품의 특성 및 신뢰성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 예를 들면, 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (16)
- 2 이상의 다층 세라믹 부품들을 일체화시키기 위한 복합기능의 적층 세라믹 부품의 제조 방법으로서,상기 2 이상의 다층 세라믹 부품들의 각각의 내부에 회로 패턴이 구비된 2 이상의 다층 세라믹 부품들을 각각 제조하는 공정; 및상기 2 이상의 다층 세라믹 부품들의 표면에 노출된 회로 패턴상에는 전도성 페이스트를 인쇄하고, 상기 표면의 둘레에는 비전도성 페이스트를 인쇄하여 소정의 온도로 열처리하는 공정을 포함하는 것을 특징으로 하는 복합기능의 적층 세라믹 부품의 제조 방법.
- 제 1 항에 있어서, 상기 비전도성 페이스트 및 전도성 페이스트는 각각 동일한 물질로 이루어진 것을 특징으로 하는 복합기능의 적층 세라믹 부품의 제조 방법.
- 제 1 항에 있어서, 상기 다층 세라믹 부품은 절연체 세라믹, 유전체 세라믹, 또는 자성체 세라믹인 것을 특징으로 하는 복합기능의 적층 세라믹 부품의 제조 방법.
- 제 1 항에 있어서, 상기 다층 세라믹 부품은 그의 표면상 또는 그의 내부에 R 회로, L 회로, C 회로, RC 회로, RL 회로, LC 회로, RLC 회로, IC 칩으로 이루어진 군에서 선택된 적어도 하나 이상의 것을 포함하는 것을 복합기능의 적층 세라믹 부품의 제조 방법.
- 제 1 항에 있어서, 상기 비전도성 페이스트는 유리 페이스트인 것을 특징으로 하는 복합기능의 적층 세라믹 부품의 제조 방법.
- 제 1 항에 있어서, 상기 비전도성 페이스트는 저온 소결용 페이스트인 것을 특징으로 하는 복합기능의 적층 세라믹 부품의 제조 방법.
- 제 1 항에 있어서, 상기 열처리 온도는 각각의 다층 세라믹 부품들을 제조하기 위한 각각의 소결 온도보다 낮은 것을 특징으로 하는 복합기능의 적층 세라믹 부품의 제조 방법.
- 제 1 항에 있어서, 상기 열처리 공정시 다층 세라믹 부품들간의 접착력을 향상시키기 위하여 일정 하중을 가하면서 실시하는 것을 특징으로 하는 복합기능의 적층 세라믹 부품의 제조 방법.
- 2 이상의 세라믹 부품들을 일체화시키기 위한 복합기능의 적층 세라믹 부품의 제조 방법으로서,상기 2 이상의 세라믹 부품들은 그들의 절단선에 따라서 구획되는 다수개의 단위 세라믹 유닛을 포함하며, 상기 각 단위 세라믹 유닛의 내부에는 회로 패턴이 구비되어 있으며, 상기 각 세라믹 부품 및 그에 이웃하여 적층되는 세라믹 부품은 그의 절단선이 서로 정렬로 대응하도록 배열되어 있는 2 이상의 세라믹 부품들을 각각 제조하는 공정;상기 2 이상의 세라믹 부품들의 표면에서 노출된 회로 패턴상에는 전도성 페이스트를 인쇄하고, 상기 절단선상에는 비전도성 페이스트를 인쇄한 후에, 소정온도에서 열처리를 실시하여 상기 2 이상의 세라믹 부품들을 일체화시키는 공정; 및상기 일체화된 2 이상의 다층 세라믹 부품들을 단위 세라믹 유닛들로 분리시키기 위하여 상기 일체화된 2 이상의 다층 세라믹 부품들을 그들의 절단선에 따라서 절단하는 공정을 포함하는 것을 특징으로 하는 복합기능의 적층 세라믹 부품의 제조 방법.
- 제 9 항에 있어서, 상기 비전도성 페이스트 및 전도성 페이스트는 각각 동일한 물질로 이루어진 것을 특징으로 하는 복합기능의 적층 세라믹 부품의 제조 방법.
- 제 9 항에 있어서, 상기 다층 세라믹 부품은 절연체 세라믹, 유전체 세라믹, 또는 자성체 세라믹인 것을 특징으로 하는 복합기능의 적층 세라믹 부품의 제조 방법.
- 제 9 항에 있어서, 상기 각 세라믹 부품은 그의 표면상 또는 그의 내부에 R 회로, L 회로, C 회로, RC 회로, RL 회로, LC 회로, RLC 회로, IC 칩으로 이루어진 군에서 선택된 적어도 하나 이상의 것을 포함하는 것을 복합기능의 적층 세라믹 부품의 제조 방법.
- 제 9 항에 있어서, 상기 비전도성 페이스트는 유리 페이스트인 것을 특징으로 하는 복합기능의 적층 세라믹 부품의 제조 방법.
- 제 9 항에 있어서, 상기 비전도성 페이스트는 저온 소결용 페이스트인 것을 특징으로 하는 복합기능의 적층 세라믹 부품의 제조 방법.
- 제 9 항에 있어서, 상기 열처리 온도는 다층 세라믹 부품들을 제조하기 위한 각각의 소결 온도보다 낮은 것을 특징으로 하는 복합기능의 적층 세라믹 부품의 제조 방법.
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| KR1019970012898A KR100235503B1 (ko) | 1997-04-08 | 1997-04-08 | 복합기능의 적층 세라믹 부품의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100235503B1 (ko) |
-
1997
- 1997-04-08 KR KR1019970012898A patent/KR100235503B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100235503B1 (ko) | 1999-12-15 |
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