KR100592998B1 - 저온 동시소성 세라믹 모듈의 내장형 회로소자의 트리밍방법 - Google Patents

저온 동시소성 세라믹 모듈의 내장형 회로소자의 트리밍방법 Download PDF

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Abstract

내부에 커패시터나 인덕터를 내장하고 그들과 컨덕터사이의 전체적인 연결은 최상부면에서 실시하는 저온 동시소성 세라믹 모듈의 내장형 회로소자의 트리밍 방법이 개시되어 있다. 상기 내장형 회로소자의 트리밍 방법에 의해 제조된 저온 동시소성 세라믹 모듈은 다수의 회로소자들이 층별로 내장된 그린시트 적층체와, 층별로 내장된 각각의 회로소자들로부터 상기 그린시트 적층체의 상부면까지 천공된 다수의 비아로 구성된다. 또한, 상기 다수의 비아들 중 선택된 비아들은 상기 그린시트 적층체의 상부면에서 스크린 프린팅에 의해 상호간에 연결된다. 본 발명에 의하면, 최적의 오차한계를 갖는 내장형 회로소자, 즉 커패시터 및 인덕터를 사용할 수 있기 때문에 적용할 수 있는 범위가 넓어질 수 있게 된다. 또한, 인덕터의 경우에는 주파수 변화에 따른 인덕턴스 값의 변화에 대하여 쉽게 대응할 수 있기 때문에 테스트 패턴을 매번 작성하는 비용을 줄일 수 있다.
세라믹 모듈, 커패시터, 인덕터, 트리밍

Description

저온 동시소성 세라믹 모듈의 내장형 회로소자의 트리밍 방법{A TRIMMING METHOD OF EMBEDDED ELEMENTS IN A LOW TEMPERATURE COFIRED CERAMIC MODULE}
도 1은 일반적인 저온 동시소성 세라믹 모듈의 단면도;
도 2는 본 발명의 일실시예에 따른 내장형 커패시터의 평면도;
도 3은 도 2의 내장형 커패시터가 그린시트들 사이에 내장되어 있는 상태를 도시한 단면도;
도 4는 도 3의 커패시터에 대한 상부표면에서의 연결도;
도 5는 본 발명의 다른 실시예에 따른 내장형 인덕터의 평면도;
도 6은 도 5의 내장형 인덕터가 그린시트들 사이에 내장되어 있는 상태를 도시한 단면도; 및
도 7은 도 6의 인덕터에 대한 상부표면에서의 연결도이다.
〈도면의 주요부분에 대한 부호의 설명〉
120: 하부전극 130,170: 그린시트
140: 유전체층 150; 메인전극
160: 보조전극 184: 비아
188a,188b,188c: 비아 190: 컨덕터 라인
210: 인덕터 212,214,216: 비아
본 발명은 저온 동시소성 세라믹 모듈의 내장형 회로소자의 트리밍 방법에 관한 것으로, 특히 LTCC-M 모듈의 내부에 커패시터나 인덕터를 내장하고 그들과 컨덕터사이의 전체적인 연결은 최상부면에서 실시하는 저온 동시소성 세라믹 모듈의 내장형 회로소자의 트리밍 방법에 관한 것이다.
최근에, 전자기기의 소형화, 경량화, 고밀도화 및 고신뢰성화의 추세에 따라 반도체는 고집적화, 다기능화, 고속화, 고출력화, 및 고신뢰성화가 필수적으로 요구되고 있으며, 이에 따라 종래의 알루미나 기판 재료에 비해 더욱 고 기능화된 세라믹 기판이 사용되고 있다. 이와 같이 종래의 알루미나를 능가하는 고기능화된 세라믹 기판 재료로 사용되기 위해서는 특히 저온 소결성이 요구되고 있다.
세라믹 기판에 저온 소결성이 요구되는 이유로는 알루미나와 같이 소결 온도가 높은 경우(약 1500℃), 제조 단가의 상승이 불가피하며 배선 재료와 함께 동시 소성할 때 도체 재료로 융점이 높은 W 및 Mo 등을 사용해야 하기 때문이다. 그리고, 이같은 고융점의 금속들은 그 고유 저항값이 높기 때문에 회로의 배선 저항이 높아져 회로의 전송 손실을 고려할 때 배선 패턴의 미세화에 한계가 있어 결국 집적회로의 고밀도화를 이룰 수 없게 된다.
따라서, 세라믹 기판에서 배선이 고밀도화와 반도체의 고속화를 달성하기 위하여는 배선 재료를 고려해야 한다. 이러한 점들을 고려할 때 저항이 낮고 가격도 저렴한 배선 재료로는 구리를 들수 있는데 구리는 용융온도가 1050℃이기 때문에 구리를 배선 재료로 사용하기 위해서는 1000℃ 이하의 저온에서 기판 재료를 소결할 수 있어야 한다.
도 1은 일반적인 저온 동시소성 세라믹 모듈의 단면도이다.
도 1을 참조하면, 통상적으로 LTCC 기판은 다음과 같은 공정에 의하여 제작된다.
먼저, 기판 재료로 각각의 그린시트(20)를 준비한다. 이 그린시트(20)를 구성하기 위한 재료로서는, 충전재(filler)로 사용되는 세라믹과 글래스 시스템의 복합체로 형성된 재료, 또는 충전재로 사용되는 세라믹과 글래스-세라믹 시스템의 복합체로 형성된 재료를 사용한다. 일반적으로 충전재/글래스 시스템보다 충전재/글래스-세라믹 시스템의 경우에 기계적강도가 훨씬 우수하다. 상기와 같은 조성의 충전재/글래스-세라믹이 혼합된 분말에 접합제(binder), 가소제(plasticizer), 및 용제(solvant) 등을 혼합하여 닥터블레이드(doctor-blade) 방법에 의하여 건조두께가 100~200μm 정도의 그린시트를 형성한다.
다음, 적층시 각각의 층에 해당하는 그린시트(20) 상에 모듈회로도에 따라 적절한 위치에 비아(via:60)를 펀칭하여 형성한 후 스크린 프린팅 방법으로 비아(60)의 공간을 충전시킨다.
그 후, 각각의 층에 해당하는 그린시트(20) 상에 모듈회로도에 따라 저항, 컨덕터, 커패시터, 인덕터 등과 같은 회로소자를 스크린 프린팅한 후, 레미네이션 작업에 의하여 인쇄된 그린시트를 각 해당 층에 적절하게 적층시켜 적층체를 만든 다.
그리고, 이 적층체를 1000℃ 이하, 바람직하게는 약 850℃ 정도의 온도에서 동시소성하여 원하는 LTCC 기판을 완성한다.
그러나, 이러한 LTCC기판은 그린시트 적층체의 동시소성시 글래스세라믹의 특성인 소성수축에 의하여 기판의 변형이 발생하므로 정확한 회로패턴의 구현이 어렵다.
따라서, 소성시 그린시트의 수축을 방지하기 위한 한 방법으로 그린시트 적층체 하부에 Cu/SUS/Cu, Cu/Invar/Cu, Cu/Kovar/Cu, Invar, Kovar등과 같은 금속 기판(10)을 사용하여 세라믹과 금속을 접합시킴으로써, 이 접합력으로 그린시트 적층체의 소성수축을 방지하여 LTCC-M (Low Temperature Cofired Ceramic on Metal : 금속상 저온동시소성세라믹) 기판을 완성한다.
소성시 그린시트의 수축을 방지하기 위한 또다른 방법으로 그린시트 적층체 하부에 Al2O3AlN, Si3N4 등과 같은 세라믹기판을 접합시킴으로써, 이 접합력으로 그린시트 적층체의 소성수축을 방지하여 LTCC-C (Low Temperature Cofired Ceramic on Ceramic : 세라믹상 저온동시소성세라믹) 기판을 완성한다. 세라믹을 기판으로 사용하는 경우, 금속 기판에서 필요한 도금, 산화 및 소성공정을 생략할 수 있다.
이어, 완성된 LTCC 기판을 절단기를 사용하여 그 내부에 형성된 각각의 회로에 따라 그 경계를 절단하여 각 회로의 부품을 제조하게 된다. 따라서, 한번의 공정을 통해 다수의 회로 부품을 제조할 수 있게 된다.
그런데, 상기한 바와 같은 LTCC, LTCC-M, LTCC-C 의 제조시 각각의 그린시트 층에 내장되는 내장형 회로소자, 즉 커패시터나 인덕터들은 내장된 상태에서으?? 오차한계(tolerance)를 그대로 유지하면서 사용되었다.
그러나, 커패시터의 경우에는 내장된 상태에서의 오차한계가 크기 때문에 실제 적용범위에 한계를 갖게 된다. 예를 들어, 내장형 커패시터는 주로 BaTiO3나 Pb-Mg-Nb0 계통의 유전체 재료를 사용하는데, 이들은 오차한계를 보통 15% 이상을 갖고 있으며, 이와같이 큰 오차한계를 갖는 이유는 스크린 프린팅시 두께 편차때문이다.
또한, 인덕터의 경우에는 고주파 영역에서 주어진 주파수 특성에 따른 인덕턴스 값의 정확한 계산이 어렵기 때문에 내장형 인덕터 자체의 매칭이 어려운 문제점이 있었다. 즉, 각 주파수의 변화에 따른 테스트 패턴(test pattern)을 작성하여 점검하여야하는 어려움이 있었다.
따라서, 최적의 오차한계를 갖는 저온 동시소성 세라믹 모듈의 내부 회로소자들에 대한 요구가 계속해서 있어 왔다.
이에, 본 발명은 상기한 문제점을 해결하기 위하여 창출된 것으로서, 본 발명의 제 1목적은 최적의 오차한계를 갖는 내장형 커패시터 및 인덕터의 트리밍 방법을 제공하는 것이다.
본 발명의 제 2목적은 주파수의 변화에 따른 인덕턴스 값의 변화에 대하여 쉽게 대응할 수 있는 구조를 갖는 내장형 인덕터를 제공하는 것이다.
상기와 같은 목적들을 달성하기 위한 본 발명의 일실시예에 따른 저온 동시 소성 세라믹 모듈의 내장형 회로소자의 트리밍 방법은, (a)커패시터를 설계하기 위하여, 그린시트 상에 하나의 면으로 된 하부전극을 인쇄하고, 상기 하부전극 위에 유전체층을 형성하며, 상기 유전체층의 상부에 하나의 메인 전극과 다수의 보조전극을 인쇄하는 단계; (b)상기 각각의 전극을 비아를 통해 그린시트 적층체의 최상부면에 연결시키는 단계; (c)상기 최상부면에서 상기 메인 전극으로부터 연결된 비아를 다른 회로와 연결시키는 단계; (d)상기 그린시트 적층체를 금속기판에 적층하고 동시소성하는 단계; (e)상기 커패시터의 커패시턴스 값을 측정하는 단계; (f)측정된 커패시턴스 값에 따라 커패시턴스 값을 올리기 위해 필요한 면적을 계산하고, 상기 메인 전극과 연결되어질 보조전극의 개수를 결정하는 단계; 및 (g)스크린 프린팅에 의해 상기 메인 전극의 비아와 상기 결정된 보조전극의 비아를 연결하는 단계를 포함한다.
상기 유전체층의 크기는 상기 하부전극의 크기보다 크고, 상기 하부전극의 면적은 상기 메인 전극 및 보조전극들의 총 면적보다 크다.
본 발명의 다른 실시예에 따른 저온 동시소성 세라믹 모듈의 내장형 회로소자의 트리밍 방법은, (a)그린시트 상에 내장형 인덕터를 인쇄하는 단계; (b)상기 인덕터에서 일정 구간을 두고 다수의 비아를 형성시켜 그린시트 적층체의 최상부면에 연결시키는 단계; (c)상기 인덕터가 내장된 그린시트 적층체를 금속기판에 적층하고 동시소성하는 단계; (d)상기 최상부면에서 각각의 비아 패드와 끝부분의 비아 패드를 서로 연결하여 주어진 주파수에서 인덕턴스 값을 측정하는 단계; (e)측정된 인덕턴스 값을 목표치와 비교하여 최종적으로 회로와 연결되어야 할 비아 패드를 선택하는 단계; (f)상기 선택된 비아 패드와 회로를 연결하는 단계를 포함한다.
이때, 상기 비아 패드와 회로의 연결은 비아에 Au패드를 형성시키고 회로를 Au로 형성시킨 후 상호간에 Au-와이어 본딩하는 방법, 기 제작된 다양한 스크린 패턴 중에서 선택하여 스크린 프린팅하는 방법, 및 솔더 마스크를 이용하여 두점을 연결시키는 방법들에 의해 이루어진다.
본 발명에 의하면, 최적의 오차한계를 갖는 내장형 회로소자, 즉 커패시터 및 인덕터를 사용할 수 있기 때문에 적용할 수 있는 범위가 넓어질 수 있게 된다.
또한, 인덕터의 경우에는 주파수 변화에 따른 인덕턴스 값의 변화에 대하여 쉽게 대응할 수 있기 때문에 테스트 패턴을 매번 작성하는 비용을 줄일 수 있다.
이하, 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 내장형 커패시터의 평면도이고, 도 3은 도 2의 내장형 커패시터가 그린시트들 사이에 내장되어 있는 상태를 도시한 단면도이고, 도 4는 도 3의 커패시터에 대한 상부표면에서의 연결도이다.
도 2 내지 4에 도시된 바와 같이, 그린시트(130)의 상부에 하부전극(120)을 인쇄하는데, 상기 하부전극(120)은 하나의 면으로 형성된다. 상기 하부전극(120) 위에는 소정의 두께를 갖는 유전체층(140)을 형성시키고, 그 유전체층(140)의 상부에는 상부전극인 메인전극(150)과 다수의 보조전극(160)을 인쇄한다.
이때, 상기 유전체층(140)의 크기는 상기 상하부전극의 쇼트(short)를 방지하기 위하여 상기 하부전극(120)의 크기보다 크게 형성한다.
상기 작업은 스크린 프린팅(screen printing)에 의해 실시되며, 상기 메인전극(150) 및 다수의 보조전극(160)의 각각은 비아(184),(188a)를 통하여 최상부면으로 연결된다. 즉, 메인전극(150)은 비아(184)를 통해 최상부면에 연결되고, 다수의 보조전극(160)은 각각의 비아(188a),(188b),(188c)를 통해 최상부면에 연결된다.
상기 그린시트(170)의 최상부면에서는 메인전극(150)으로부터 나온 비아(184)가 다른 회로와 연결될 수 있도록 컨덕터 라인(190)에 의해 회로설계된다.
상기와 같이 회로설계를 하고 스크린 프린팅에 의하여 작업을 한 후 상기 그린시트층들을 금속기판위에 적층한후 동시소성을 실시한다.
동시소성후 커패시터의 커패시턴스 값을 측정하고, 최적의 커패시턴스 값을 얻기 위해 측정된 커패시턴스 값에 따라 커패시턴스 값을 올리기 위해 필요한 면적을 계산한다.
이러한 계산에 의하여, 메인전극(150)과 연결되어질 보조전극(160)의 개수가 결정되면 스크린 프린팅 방법으로 메인전극(150)의 비아(184)와 보조전극(160)의 비아(188a)를 연결하게 된다.
이때, 커패시턴스의 값을 더 크게 하기 위해서는 전극의 면적이 커져야 하기 때문에, 상기 보조전극(160)의 비아(188b)나 (188c)중 어느 하나 또는 둘 다를 상기 메인전극(150)의 비아(184)에 추가로 연결해 주면 되는 것이다.
상기와 같이 상부전극의 면적을 정의하고 재소성시킴으로써 커패시터를 트리 밍(trimming)하게 된다.
한편, 커패시터의 커패시턴스 값은 다음과 같은 식으로 정의되어 질 수 있다.
C = 8.85 KA/t
C:커패시턴스[pF], K:유전체 상수,
A:전극의 면적[m2], t:유전체의 두께[m]
상기 식에서 알 수 있듯이, 커패시턴스 값은 면적에 비례한다. 따라서, 본 발명의 중요한 특징은 면적에 비례하는 커패시턴스 값을 이용하여 커패시턴스 값의 트리밍을 실시하는 것이다.
하부전극(120)은 메인전극(150)과 다수의 보조전극(160)을 포함한 상부전극의 면적보다 큰 전극으로 형성하고, 실제의 트리밍은 상부전극에서 실시한다. 또한, 메인전극(150)의 경우 원래 목적한 커패시턴스 값보다 작은 값을 갖도록 설계한 후, 1차 동시소성 후 커패시턴스 값을 측정하여 필요한 커패시턴스를 결정한다. 이에따라, 필요한 여분의 면적을 계산하고 이 여분의 면적은 최상부면에서 미리 준비된 스크린을 사용하여 비아를 연결함으로써 확보될 수 있게 된다.
상기와 같은 방법으로 트리밍하는 경우 오차한계가 적은 최적의 커패시턴스 값을 얻을 수 있다.
이하, 본 발명에 따른 다른 실시예에 대해 상세히 설명한다.
도 5는 본 발명의 다른 실시예에 따른 내장형 인덕터의 평면도이고, 도 6은 도 5의 내장형 인덕터가 그린시트들 사이에 내장되어 있는 상태를 도시한 단면도이며, 도 7은 도 6의 인덕터에 대한 상부표면에서의 연결도이다.
도 5 내지 도 7에 도시된 바와 같이, 그린시트(130)상에 내장형 인덕터(210)를 인쇄하고, 상기 인덕터에서 일정구간을 두고 다수의 비아(212),(214),(216)를 형성시켜 그린시트 적층체(220)의 최상부면에 연결시킨다.
상기 인덕터(210)가 내장된 그리시트 적층체를 금속기판에 적층하고 동시소성한 후, 최상부면에서 각각의 비아(214),(216) 패드와 끝부분의 비어(212)패드를 서로 연결하여 주어진 주파수에서 인덕턴스 값을 측정한다.
측정된 인덕턴스 값을 목표치와 비교하여 최종적으로 회로와 연결되어야 할 비아패드를 선택한다.
즉, 끝부분의 비아(212)가 다른 회로들과 연결되어 있는 상태에서, 예를 들어 비아(214)와 연결될 때 목표치에 가장 근접한 인덕턴스 값을 나타내면, 비아(214)를 비아(212)에 연결시키고, 비아(216)과 연결될 때 목표치에 가장 근접한 인덕턴스 값을 나타내면, 비아(216)를 비아(212)에 연결시킨다.
상기 비아와 회로들간의 연결은 다양한 방법에 의해 이루어질 수 있다.
첫째, 비아에 Au패드를 형성시키고 회로를 Au로 형성시킨 후 상호간에 Au-와이어 본딩(Au-wire bonding)하는 방법이 있고,
둘째, 스크린 프린팅에 의한 연결방법으로서, 각각의 여러 비아와 연결되어진 다양한 스크린을 제조한 후 그들 중 선택된 스크린을 프린팅하는 방법이 있으며,
마지막으로, 솔더 마스크(solder mask)를 이용하여 비아와 회로의 두점을 연결시키는 방법들이 사용될 수 있다.
이상, 본 발명에 따른 저온 동시소성 세라믹 모듈의 내장형 회로소자의 트리밍 방법은 최적의 오차한계를 갖는 회로소자, 즉 커패시터 및 인덕터를 획득함으로써 응용 모듈의 범위가 넓어질 수 있다.
또한, 인덕터의 경우에는 주파수 변화에 따른 인덕턴스 값의 변화에 대하여 쉽게 대응할 수 있기 때문에 테스트 패턴을 매번 작성하는 비용을 줄일 수 있다.
본 발명을 상기한 실시 예를 들어 구체적으로 설명하였지만, 본 발명은 이에 제한되는 것이 아니고, 당업자의 통상의 지식의 범위 내에서 그 변형이나 개량이 가능하다.

Claims (7)

  1. (a) 그린시트 상에 하나의 면으로 된 하부전극을 인쇄하고, 상기 하부전극 위에 유전체층을 형성하며, 상기 유전체층의 상부에 하나의 메인전극과 다수의 보조전극을 인쇄하는 단계;
    (b) 상기 각각의 전극을 비아를 통해 그린시트 적층체의 최상부면에 연결시키는 단계;
    (c) 상기 최상부면에서 상기 메인전극으로부터 연결된 비아를 다른 회로와 연결시키는 단계;
    (d) 상기 그린시트 적층체를 금속기판에 적층하고 동시소성하는 단계;
    (e) 상기 커패시터의 커패시턴스 값을 측정하는 단계;
    (f) 측정된 커패시턴스 값에 따라 커패시턴스 값을 올리기 위해 필요한 면적을 계산하고, 상기 메인전극과 연결되어질 보조전극의 개수를 결정하는 단계; 및
    (g) 스크린 프린팅에 의해 상기 메인전극의 비아와 상기 결정된 보조전극의 비아를 연결하는 단계를 포함하는 것을 특징으로 하는 저온 동시소성 세라믹 모듈의 내장형 회로소자의 트리밍 방법.
  2. 제 1항에 있어서, (a)단계에서 유전체층의 크기는 상기 하부전극의 크기보다 큰 것을 특징으로 하는 저온 동시소성 세라믹 모듈의 내장형 회로소자의 트리밍 방법.
  3. 제 1항에 있어서, (a)단계에서 상기 하부전극의 면적은 상기 메인전극 및 보조전극들의 총 면적보다 큰 것을 특징으로 하는 저온 동시소성 세라믹 모듈의 내장형 회로소자의 트리밍 방법.
  4. (a) 그린시트 상에 인덕터를 인쇄하는 단계;
    (b) 상기 인덕터에서 일정한 간격을 두고 다수의 비아를 형성시켜 그린시트 적층체의 최상부면에 연결시키는 단계;
    (c) 상기 인덕터가 내장된 그린시트 적층체를 금속기판에 적층하고 동시소성하는 단계;
    (d) 상기 최상부면에서 각각의 비아 패드와 끝부분의 비아 패드를 서로 연결하여 주어진 주파수에서 인덕턴스 값을 측정하는 단계;
    (e) 측정된 인덕턴스 값을 목표치와 비교하여 최종적으로 회로와 연결되어야 할 비아 패드를 선택하는 단계;
    (f) 상기 선택된 비아 패드와 회로를 연결하는 단계를 포함하는 것을 특징으로 하는 저온 동시소성 세라믹 모듈의 내장형 회로소자의 트리밍 방법.
  5. 제 4항에 있어서, (f)단계에서 상기 비아 패드와 회로의 연결은,
    비아에 Au패드를 형성시키고 회로를 Au로 형성시킨 후 상호간에 Au-와이어 본딩함으로써 이루어지는 것을 특징으로 하는 저온 동시소성 세라믹 모듈의 내장형 회로소자의 트리밍 방법.
  6. 제 4항에 있어서, (f)단계에서 상기 비아 패드와 회로의 연결은,
    각각의 여러 비아와 연결되어진 다양한 스크린을 제조한 후 그들 중 선택된 스크린을 프린팅함으로써 이루어지는 것을 특징으로 하는 저온 동시소성 세라믹 모듈의 내장형 회로소자의 트리밍 방법.
  7. 제 4항에 있어서, (f)단계에서 상기 비아 패드와 회로의 연결은 솔더 마스크를 이용하여 두점을 연결시킴으로써 이루어지는 것을 특징으로 하는 저온 동시소성 세라믹 모듈의 내장형 회로소자의 트리밍 방법.
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