KR19980063497A - 표면을 보다 매끄럽게 하는 산화물 스트립 방법 - Google Patents

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Abstract

희생 패드 산화물과 같은 얇은 산화물 층을 스트립핑하기 위한 프로세스는 얕은 크랙을 제거하고 깊은 크랙의 광폭화를 제한하도록 크랙을 넓게 하는 에칭 화학제를 채택함으로써 종래 기술의 방법보다 거칠지 않은 최종 산화물 표면을 두꺼운 산화물 층상에 생성하여 이전에는 불가능하였던 기하 형상 및/또는 표면 평탄성을 갖는 산화물-충전 트렌치의 제조를 가능하게 한다.

Description

표면을 보다 매끄럽게 하는 산화물 스트립 방법
본 발명은 실리콘 집적 회로 프로세싱, 특히 막에 대한 화학적 스트립핑(stripping)에 관한 것이다.
미국 특허 제 5,282,925 호에는 반응이 스스로 제한되어 열 산화물과 TEOS(tetra-ethyoxy silane) 산화물을 같은 비율로(최초의 주기 후에) 에칭하도록, HF를 진공 상태에서 산화물과 반응시켜 SiF4를 형성한 후 SiF4를 NH3와 반응시켜 에칭되는 표면에 남는 (NH4)2SiF6(ammonium hexafluorosilicate)를 형성함으로써 산화물을 스트립핑하는 방법이 개시되어 있다. 이러한 방법은 크랙 및/또는 심(cracks and/or seams)이 있는 구조에는 적용되지 않는다.
산업계에서는 표준 관행으로서 HF 또는 HF와 NH3의 수용액을 사용하는데, 이것은 크랙과 기타 결함을 확장시키는 기존의 결점을 여전히 가지고 있다. 두께 R의 산화물이 스트립되는 경우에는 처음에 단지 폭이 1 옹스트롬인 크랙이 최후에는 2R의 폭을 가지는데, 이는 그 반응이 등방성이기 때문이다. 산화물-충전 트렌치에 의해 디바이스를 절연시키면 다른 점에서 바람직한 기하 형상의 중심 심을 갖는 트렌치가 생성된다. 이러한 기하 형상은 그 심이 산화물 스트립 동안 상당히 확장되므로 사용할 수 없다. 게이트를 형성하는 폴리실리콘(폴리) 층의 에칭시 표준적인 오버에칭으로는 깊은 크랙이나 홈을 완전히 제거하지 못하고 회로를 단락시킬 수 있는 폴리를 바닥에 남긴다. 오버에칭을 길게 하는 것은 게이트 산화물에 대한 손상의 위험성 때문에 실행할 수 없다.
표준 방법에 대한 이러한 제한으로 원활한 표면의 산화물 충전 트렌치를 형성할 수 없다는 결론을 내리게 되었다. 표면이 거칠면 다음 단계에서 피착되는 재료가 남게 되어 즉 폴리가 확장된 홈을 충전하여 단락 회로를 형성할 수 있게 된다. 또, 확장된 홈이나 크랙이 있음으로 해서 커넥터가 트렌치 위로 이어질 때 개방 회로를 형성할 수 있는 단계가 생성된다.
이 기술 분야는 오랜동안 작은 칫수의 절연 유전체를 탐구해왔으며 따라서 수직 벽과 높은 애스펙트비를 갖는 절연 소자를 사용하려고 시도해왔다.
본 발명은 얕은 크랙을 제거하고 깊은 크랙의 깊이를 감소시키며 날카로운 코너를 둥글게 하도록 크랙의 폭을 증가시킴으로써 표면의 원마도를 증가시키는 화학적 반응을 채택하는 산화물이나 다른 막을 스트립핑하는 기체식 방법에 관한 것이다.
본 발명은 이미 쓸모없게 된 트렌치 형상을 사용할 수 있게 하여 이전에 사용된 트렌치 형상의 수율을 향상시킨다.
도 1a 내지 1c는 스트립핑 전과 다른 스트립 프로세스 후의 충전된 트렌치의 비교를 도시한 도면,
도 2는 종래 기술의 트렌치의 SEM의 트레이스를 도시한 도면,
도 3은 본 발명에 따른 프로세스 후의 동일 칫수의 트렌치를 도시한 도면,
도 4a 및 4b는 블록된 홈의 최초 및 최후의 칫수를 도시한 도면,
도 5는 코너를 라운딩하는 프로세스를 도시한 도면,
도 6은 도 5의 프로세스의 결과를 도시한 도면,
도 7은 집적 회로의 일부를, 부분적으로는 회화적으로 부분적으로는 개략적으로 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 실리콘 기판 15 : 트렌치
20 : 패드 산화물 25 : 열 산화물
30 : 충전 산화물 31 : 보이드
33 : 표면 35 : 심
산화 처리시 확산에 의해 야기된 측면 스프레드(lateral spread)와 두께의 제한이 있는 LOCOS(local oxidation of silicon) 절연과 비교하여, 서브미크론의 집적 회로 프로세싱에서 디바이스 절연용의 수직 벽이 있는 얕은 트렌치의 기하학적 장점에 대해서는 이 기술 분야에 공지되어 있다. 일단 트렌치가 형성되어 산화물로 채워지면, 정지제로서 패드 질화물(pad nitride)을 사용하여 에칭 및/또는 화학-기계적 폴리싱(CMP)함으로써 비소망의 충전 산화물을 제거한다. 활성 디바이스를 형성하기 전에 패드 질화물과 (전형적으로 열) 패드 산화물을 스트립해야 한다. 산업상의 표준 관행은 트렌치 필(trench fill)의 노출된 산화물 표면을 공격하는 HF와 NH3의 수용액으로 열 패드 산화물을 스트립핑하는 것이다. CMP 동안 트렌치 필에 형성된 크랙은 크게 확장되어 차후의 프로세싱시의 폴리 용의 리셉터클(receptacle)을 형성한다. 이러한 크랙에 남아 있는 잔여 폴리로 인해 칩 수율을 감소시키는 단락이 형성될 수 있다.
이제 도 1을 참고하면 도 1a에는 실리콘 집적 회로에서 활성 디바이스를 절연하는데 사용될, 명목상 90도의 측벽을 갖는 절연 트렌치(15)의 횡단면도가 도시되어 있다. 트렌치(15)는 New Frontiers in Plasma etching, Semiconductor International, July 1996, p 152에 기술된 것과 같이 이 분야의 기술자들에게 잘 알려진 통상의 드라이 에칭 프로세스에 의해 실리콘 기판(10)에 에칭되었다. 얇은(20nm) 층의 열 산화물(25)이 트렌치(15)의 내부에 성장되어 스트레스를 줄이고 노출면을 패시베이션한다. 그 후, 트렌치는 TEOS 산화물과 같은 산화물로 충전된다. TEOS와 기타 등각의 충전 물질은 측벽각과 애스펙트비가 큰 보이드(31)와 같은 보이드를 형성하는 경향이 있다. 심(35)은 측면으로부터 뻗어나오는 물질의 접촉으로 생기며 트렌치의 중심에 나타난다. 이러한 심에서의 산화물은 그 밖의 곳에서의 산화물과 비교하여 압력을 받아서 액체식 방법으로 보다 쉽게 에칭된다. 심(35)은 양측면이 완전히 접촉하지 않는 0.1nm 정도의 개구를 가질 수 있다. 일반적으로 크랙, 보이드, 인터페이스, 심 또는 응력을 받은 산화물의 영역을 가리키는데는 결손(defect)이라는 말을 사용한다.
트렌치 바깥쪽에 남아 있는 충전 산화물(30)은 통상의 프로세스에 의해 상부 표면(33)을 남기면서 제거되었다. CMP(CMP: Suppliers Integrating, Applications Spreading, Semiconductor International, November 1995, p74)와 같은 일부의 방법에서는 표면을 긁어내는 경향이 있다. 패드 산화물(20)이 다음에 스트립되어 게이트 산화물의 성장을 위한 활성 영역을 준비하게 된다. 본 발명에 의해 제기되는 문제는 표면이 평탄하거나 거칠기가 감소하면 표면(33)에 크랙이나 스크래치가 있으면 표면(33)의 평탄성을 보존하는 것이다.
충전 산화물이 제거되고 패드 질화물이 스트립된 후, 패드 산화물은 미국특허 제5,282,925호에 기술된 프로세스에 따라 스트립된다. 여기서,
SiO2＋ 4HF → SiF4＋ 2H2O
및
SiF4＋ 2NH3＋ 2HF → (NH4)2SiF6
반응은 암모니아와 HF 분위기에 SiO2를 한 번 노출시켜서 발생시킨다. 암모니아와 HF는 기판 온도 23℃에서 각각 부분압 약 2 - 3 mTorr와 4 - 6 mTorr로 반응로로 도입될 수 있다. 반응 산물인 (NH4)2SiF6는 표면에 늘어붙어 반응을 방해하는 층을 형성한다. HF는 반응 속도가 HF의 확산 속도에 의해 제한되고 스트립이 스스로 제한되도록 (NH4)2SiF6를 관통해 확산되어 산화물과 반응해야 한다. 전형적으로는 30분의 합리적인 프로세싱 시간에 12nm의 산화물이 제거될 수 있다. (NH4)2SiF6의 반응 산물의 제거는 용액(예를 들면 수용액)에 녹이거나 100℃ 이상의 온도로 웨이퍼를 가열함으로써 이루어진다.
도 1b는 HF 용액을 사용하는 통상의 스트립 프로세스 후의 동일 횡단면도를 도시한다. 열 산화물이 스트립되고 TEOS가 상당량 에칭되는데, 이는 TEOS가 열 산화물보다 쉽게 에칭되기 때문이다. 디봇(divot)으로 일컬어지는 개구(37)는 열 산화물 트렌치 라이너(25)와 트렌치 충전물(30)의 교차부에서 크랙(26)에 형성되었다. 용액은 인터페이스에서 소형 개구 내로 침투되어 이를 등방성 에칭함으로써 그 결과 디봇이 넓어지거나 그 깊이 만큼 상부가 넓어졌다. 마찬가지로, 용액은 심(35)을 따라 개구에 침투하여 이를 확장하였다. 개구가 보이드(31)에 도달하면, HF는 보이드의 하부와 측면을 공격한다.
반면, 도 1c는 본 발명에 따른 스트립 오퍼레이션 후의 동일 트렌치를 도시한다. TEOS(30)와 라이너(25)는 열 산화물(20)과 동일 깊이로 에칭되는데, 이는 TEOS, 스트레인형(strained) TEOS 및 열 산화물에 대해 프로세스가 동일한 제한 속도에 도달하기 때문이다. 심(35)과 인터페이스(26)는 공격받지 않는다. 이 예에서는 보이드(31)가 노출되지 않아서 그 표면이 평탄하게 유지된다.
도 2는 0.4㎛의 깊이와 0.5㎛의 폭을 가지며 낮은 수율로로 인해 종래 기술에서는 실행할 수 없는 0.8의 애스펙트비를 가지는 종래 기술 트렌치의 SEM(scanning electron microscope) 마이크로그래프의 트레이스를 도시한다. 열 산화물 라이너는 한 단계에 각 측면 상에서 에칭되고 TEOS 중심 심은 TEOS의 나머지 깊이의 두배 이상 에칭된다. 중심에서의 심이 공격당하여 충전 물질의 몸체보다 훨씬 깊게 홈이 형성된다. 이 분야의 기술자들은 이러한 단계에서의 수율이 떨어지는 것을 인식할 것이다. 반면, 도 3은 본 발명에 따라 스트립된 트렌치의 대응 SEM으로서, 라이너와 충전물은 같은 깊이로 에칭되며 인터페이스와 심은 공격당하지 않는 것을 도시하고 있다.
마찬가지로, HF 용액은 CMP 단계시 형성되는 산화물의 크랙이나 틈(fracture)을 공격한다. 이러한 틈은 그 폭이 단지 수 옹스트롬이나, HF 용액은 측면과 하부를 등방성 에칭할 것이다. 하부는 표면과 동일 속도로 에칭되므로 크랙의 깊이는 변하지 않을 것이다. 그러나, 폭은 1 내지 2 옹스트롬으로부터 표면에서 제거된 물질의 양의 2배까지 확장될 것이다.
종래 기술의 트렌치에는 수율의 고려로 인해 애스펙트비가 전형적으로 0.8 이하이며 측면의 각이 75°이하라는 결점이 있다. 경사가 급한 트렌치를 제거하면, 중심의 보이드와 심은 수율을 너무 떨어뜨리는 결과가 되어 상업적으로 받아들일 수 없게 된다. 측벽의 각도에 대한 이러한 제한으로 인해 소망의 프로세스 윈도우(process window)보다 더 작은 윈도우를 제공하도록 에칭 프로세스의 파라미터들에 대한 정밀 제어가 요구된다. 또, 일부의 트렌치 에칭 프로세스에 대해서는 측벽의 각과 낮은 애스펙트비에 대한 제한이 트렌치를 심 공격(seam attack)의 문제가 없는 경우에 형성될 수 있는 최소 폭보다 더 넓게 형성되도록 한다.
종래 기술에 있어서, HF 패드 산화물 스트립, 희생 산화물 스트립 및 질화물 디글레이즈(nitride deglaze) 단계에서는 열 패드 산화물에 대한 것보다 더 큰 TEOS에서의 에칭 속도와 패드 산화물이 전부 제거되는 것을 보증하기 위한 오버에칭으로 인해 트렌치의 TEOS 산화물의 약 60nm를 제거하였다. 본 발명의 프로세스에서는 진보적인 프로세스가 동일한 3 개의 층을 스트립핑하는 동안 트렌치 충전물의 단지 약 30nm를 제거하므로 표면 아래의 30nm 이상의 결손을 노출시키지 않는다. 종래 기술의 프로세스에서는 이러한 결손이 노출되어 공격당한다.
종래 기술에 있어서, 산화물 충전 트렌치는 일반적으로 어닐링됨으로써 산화물 충전물에서의 스트레스를 감소시켜서 에칭 속도를 떨어뜨린다. 본 발명에서는 어닐링이 요구되지 않는다.
도 4a에는 본 발명에 따라 폭 측면에서는 약간 확장되지만 깊이 측면에서는 감소되는 예로 길이 60nm의 얕은 홈이 도시되어 있다. 충전 산화물(30) 내의 크랙이나 홈(60)은 브래킷 61로 표시되는 초기 폭 Wi와 브래킷 65로 표시되는 초기 깊이 Di를 갖는다. 산화물이 에칭됨에 따라 트렌치의 측면과 하부 상의 산화물은 브래킷 62로 표시되는 깊이로 제거될 것이다. 본 발명에 따른 스트립 프로세스시 형성된 반응 산물인 (NH4)2SiF6의 층은 제거된 산화물 두께의 3배(3x)를 갖는 것으로 알려졌다. 따라서, 홈(60)을 블록하는데 필요한 반응 산물의 두께를 표시하는 브래킷 64는 각각 브래킷 62의 두배만큼 되고 길이 62의 크기는 Wi/4가 될 것이다. 홈(60)의 최후 폭 Wf가 Wi＋ 0.5Wi, 또는 1.5Wi에 근접한다는 것을 쉽게 알 수 있다. (NH4)2SiF6가 침투성이고 HF가 홈의 블록 후 계속해서 산화물과 반응하나 홈의 상부에서보다는 하부에서 훨씬 느린 속도로 반응하기 때문에 실제 폭은 그 값보다 약간 더 크다. 마찬가지로, 크랙의 깊이는 종래 기술에서와 같이 일정하게 유지되지 않고 감소될 것이다.
홈이 블록된 후, 하부에서의 에칭 속도는 홈의 상부에서 (NH4)2SiF6의 플러그를 통한 HF의 확산에 의해 제한될 것이다. 최종 깊이 Df는 Df＝ Di＋ Wi/4 - R보다 다소 적을 것이다. 여기서, R은 표면으로부터 제거된 산화물의 두께이다. R이 Wi/4보다 크거나 같을 때 홈의 전 길이가 블록되어 부가의 에칭은 홈의 깊이를 감소시킨다. 홈의 베이스는 베이스 근처의 측벽으로부터 확장되는 반응 산물이 스페이스 내에서 중첩되어 상부 전면의 베이스를 채우기 때문에 R = Wi/4에 우선하여 블록된다. R ＞ Di＋ Wi/4이면, 홈은 없어질 것이다.
도 4b에는 약 0.1nm의 초기 폭을 갖는 크랙, 심 또는 좁은 홈에 프로세스를 적용함으로써 생기는 특징적 형상이 도시되어 있다. HF가 표면 상 및 크랙 내로 에칭해 들어갈 때 본 발명의 프로세스는 특징적인 형상을 남기는데 여기서 결손부의 하부는 신속하게 폐쇄되어 그 하부에 첨예한 지점(수십 나노미터)을 가진다. 그 동안에 결손부의 상부에서의 코너는 후술되는 바와 같이 둥글어져서(10nm 정도의 반경의 만곡을 가짐) 결손부의 상부가 하부보다 훨씬 넓어진다. 크랙이 수직하지 않거나 또는 게이트 RIE 오버에칭보다 더 깊으면, 경사지는 측벽은 트랜지스터 게이트를 형성하는 이방성 에칭 프로세스 동안 크랙이 폴리실리콘에서 아주 쉽게 제거되는 장점을 가져서 패드 산화물 스트립 후에 남아있는 결손부는 폴리 에칭 단계후 적은 수의 폴리를 그 안에 남아있게 한다. 또, 하부에 대해 에칭을 덜 하면 하부가 그 아래의 도체에 단락되는 것을 감소시킨다.
질화물 라이너를 갖는 트렌치의 경우에는 라이너가 패드 질화물의 제거 동안 산화물의 표면 아래로 리세스(recess)된다. 산화물 스트립 프로세스는 질화물 라이너를 노출시켜서 이를 산화물 표면 위로 내밀게 한다. 이것은 나중의 에칭 단계시 전하(charge)를 수집하거나 또는 돌출된 질화물 아래의 폴리를 트랩(trap)할 수 있다. 본 발명의 방법은 산화물 에칭이 질화물 라이너의 리세스에 의해 야기된 피셔(fissure)의 베이스에서 종료되므로 질화물의 표면 아래의 산화물을 리세스하지는 않는다.
도 5에는 실선(74)에 의해 표시되는, 트렌치의 TEOS 충전물의 엣지에서와 같은 단계가 도시되어 있다. 선(66, 68, 71)은 반응 산물의 내적 제한을 나타내고 반응이 초기 표면에 수직하게 진행하면 선(67, 69, 72)은 반응 산물의 외면을 나타낸다. 이러한 가상적인 경우에, 코너는 둥글게 되지 않고 여전히 첨예한 채로 있다. 실제로는 반응은 무방향적이며 외측 코너에서의 영역(75)은 코너에 대한 반응 산물의 두께를 제한할 때까지 둥글다. 내부 코너에서의 영역(73)은 두 표면으로부터의 반응 산물이 코너로 확산되는 것을 차단하므로 보호된다. 그 결과가 둥근 코너를 보이는 도 6에서의 선(76)이다.
이제 도 7을 참조하면, 본 발명의 목적에 따라 형성된 집적 회로의 일부를, 부분적으로는 회화적으로 부분적으로는 개략적으로 도시하고 있다. 기판(10)은 명시된 회로의 2개의 트랜지스터를 가지며 회로의 나머지는 로직(LOGIC)으로 명명된 박스(85)로 개략적으로 도시되어 있다. 편의를 위하여 블랭킷 임플랜트(blanket implants)의 표준 예비 단계, 패드 산화물과 패드 질화물의 형성 등은 간단히 기판을 준비하는 것으로 언급된다. 게이트(62)와 측벽(61)이 있는 2개의 트랜지스터는 본 발명에 따라 구성된 트렌치(15)에 의해 절연된다. 좌측 트랜지스터의 드레인(63)은 산화물(74)에 의해 제 1 레벨의 금속 부재(82)로부터 절연되는 국부 상호접속부(72)에 의해 우측 트랜지스터의 소스(64)에 접속된다. 산화물(74)은 표면을 평탄하게 하기 위하여 본 발명에 따라 처리된 상면(75)을 가져서 단락의 위험을 감소시킨다. 편의를 위하여, 금속 상호접속부와 레벨간 유전체를 피착하고 패터닝하는 라인 단계의 표준 백 엔드(the standard back end of line steps), 컨택트의 형성 등은 회로의 완성으로서 일컬어진다.
본 프로세스에 따라 23℃에서 산화물 제거를 위한 두께의 제한은 약 20nm이다. 이것은 (NH4)2SiF6의 일부를 제거하도록 웨이퍼를 약 100℃로 계속 가열함으로써 소망한다면 증가될 수 있다. 바람직하게는, 패드 산화물은 그 양보다 작은 두께로 형성된다.
본 발명은 하나의 바람직한 실시예로 설명되었지만, 이 분야의 기술자들은 본 발명이 MOS 기술에 한정되지 않고 바이폴라 트랜지스터에도 잘 사용될 수 있다는 것을 인식할 것이다. 마찬가지로, 산화물 충전 절연 트렌치에 국한되지 않으며 크랙을 포함하는 다른 층들에도 적용될 수 있는데, 이 층들의 재료는 첨부되는 특허청구의 범위의 정신 및 범위 내에서 확장된 볼륨이나 다른 실시예를 갖는 반응 산물을 남기는 프로세스에서 제거된다. 예를 들면, 실리콘은 SiO2의 형성과 SiO2의 차후의 제거에 의해 제거될 수 있다. 부가의 예로서 이 방법은 금속으로 채워져서 단락을 야기할 수 있는 결손부를 감소 또는 제거함으로써 수율을 향상시키기 위하여 금속 피착에 앞서서 사용될 수 있다. 또, 다른 방법이 알려진 기술로부터 플라즈마 방전에서의 형성과 같은 NH3와 HF를 생성하는데 사용될 수 있다.
본 발명은 얕은 크랙을 제거하고 깊은 크랙의 깊이를 감소시키며 날카로운 코너를 둥글게 하도록 크랙의 폭을 증가시킴으로써 표면의 원마도를 증가시키며, 이미 쓸모없게 된 트렌치 형상을 사용할 수 있게 하여 이전에 사용된 트렌치 형상의 수율을 향상시킨다.

Claims (26)

  1. 그 자체의 활성 영역에 형성된 하나의 집합의 트랜지스터와 그 사이의 상호접속부를 구비하는 실리콘 기판에 집적 회로를 형성하는 방법에 있어서,
    ① 상기 기판을 준비하고 그 위에 패드 산화물(pad oxide)을 형성하는 단계와,
    ② 적어도 하나의 활성 영역에 대해 적어도 하나의 절연 트렌치(isolation trench)를 에칭하는 단계와,
    ③ 상기 적어도 하나의 절연 트렌치를 충전 산화물로 충전하고 초과 충전 산화물을 상기 적어도 하나의 절연 트렌치 밖으로 제거하여, 인터페이스 측벽(interface sidewalls)을 구비하는 적어도 하나의 산화물 인터페이스에서 접촉하는 상기 패드 산화물과 상기 충전 산화물을 포함하는 산화물의 복합 층을 형성하는 단계와,
    ④ 제 1 반응 산물을 형성하도록 진공에서 상기 산화물의 복합 층을 HF와 반응시킴으로써 상기 산화물의 복합 층을 에칭하는 단계 ― 상기 제 1 반응 산물은 제 1 볼륨(a first volume)을 가지며 상기 산화물 층으로부터 제거된 제거량의 Si를 포함함 ―와,
    ⑤ 제 2 반응 산물을 형성하도록 상기 진공에서 상기 제 1 반응 산물을 NH3와 반응시키는 단계 ― 상기 제 2 반응 산물은 상기 제 1 볼륨보다 실질적으로 더 큰 제 2 볼륨을 가지며 또 HF의 확산에 실질적으로 저항함으로써 상기 에칭 단계는 스스로 제한적임 ―와,
    ⑥ 상기 산화물을 HF와 반응시키는 상기 단계를 상기 패드 산화물 두께가 제거될 때까지 계속하는 단계와,
    ⑦ 상기 제 2 반응 산물을 제거하는 단계와,
    ⑧ 상기 활성 영역에 트랜지스터들을 형성하는 단계와,
    ⑨ 상기 집적 회로를 형성하기 위하여 상기 트랜지스터들을 상호 접속하는 단계
    를 포함하는 집적 회로의 형성 방법.
  2. 제 1 항에 있어서,
    상기 충전 산화물은 결손부 측벽, 결손부 하부, 초기 결손 깊이 및 초기 결손 두께를 가지는 적어도 하나의 결손부를 포함하며,
    상기 제 2 반응 산물을 적정 위치에 형성하는 상기 단계는 상기 제 2 반응 산물의 반응 산물 두께가 상기 결손부를 블록할 때까지 상기 제 2 반응 산물을 상기 결손부 측벽과 상기 결손부 하부 상에 형성하는 단계를 포함함으로써 상기 상면 상의 상기 HF는 상기 결손 깊이가 감소하도록 상기 결손부 하부 상의 상기 HF보다 더 빠르게 반응하는 집적 회로의 형성 방법.
  3. 제 2 항에 있어서,
    상기 반응 산물의 두께는 상기 결손부의 상기 하부에서 상기 결손부를 초기에 블록함으로써, 상기 상면은 상기 결손부 하부보다 더 빠르게 에칭되며 최종 결손부의 형상은 최종 결손부 하부 폭과 상기 최종 결손부 하부 폭보다 더 큰 최종 결손부 상부 폭을 가지는 집적 회로의 형성 방법.
  4. 제 3 항에 있어서,
    상기 결손부는 상기 충전 산화물의 상면의 30nm 내에 보이드 상부(void top)를 구비하는 보이드인 집적 회로의 형성 방법.
  5. 제 3 항에 있어서,
    상기 결손부는 상기 충전 산화물 내에서 심(seam)인 집적 회로의 형성 방법.
  6. 제 3 항에 있어서,
    상기 결손부는 상기 충전 산화물 내에서 크랙(crack)인 집적 회로의 형성 방법.
  7. 제 3 항에 있어서,
    상기 결손부는 상기 충전 산화물과 상기 절연 트렌치 내의 질화물 라이너(nitride liner) 간의 인터페이스(interface)인 집적 회로의 형성 방법.
  8. 제 1 항에 있어서,
    상기 산화물 복합층은 외측 코너를 구비하는 적어도 하나의 단계를 포함하며, 상기 산화물을 HF와 반응시키는 단계와 상기 제 1 반응 산물을 NH3와 반응시키는 단계는 상기 외측 코너를 우선적으로 공격하기 위하여 결합합으로써 상기 외측 코너를 둥글게 하는 집적 회로의 형성 방법.
  9. 제 1 항에 있어서,
    상기 산화물 복합층은 상기 패드 산화물과 상기 충전 산화물 간에 내측 코너를 구비하는 적어도 하나의 단계를 포함하며, 상기 산화물을 HF와 반응시키는 단계와 상기 제 1 반응 산물을 NH3와 반응시키는 단계는 상기 내측 코너에 대한 공격을 억제하도록 결합하는 집적 회로의 형성 방법.
  10. 그 자체의 활성 영역에 형성된 하나의 집합의 트랜지스터와 그 사이의 상호접속부를 구비하는 실리콘 기판에 집적 회로를 형성하는 방법에 있어서,
    ① 상기 기판을 준비하고 그 위에 패드 산화물을 형성하는 단계와,
    ② 75°이상의 각도의 절연 측벽을 구비하는 적어도 하나의 활성 영역에 대해 적어도 하나의 절연 트렌치를 에칭하는 단계와,
    ③ 상기 적어도 하나의 절연 트렌치를 충전 산화물로 충전하고 초과 충전 산화물을 상기 적어도 하나의 절연 트렌치 밖으로 제거하여, 인터페이스 측벽을 구비하는 적어도 하나의 산화물 인터페이스에서 접촉하는 상기 패드 산화물과 상기 충전 산화물을 포함하는 산화물의 복합 층을 형성하는 단계와,
    ④ 제 1 반응 산물을 형성하도록 진공에서 상기 산화물의 복합 층을 HF와 반응시킴으로써 상기 산화물의 복합 층을 에칭하는 단계 ― 상기 제 1 반응 산물은 제 1 볼륨을 가지며 상기 산화물 층으로부터 제거된 제거량의 Si를 포함함 ―와,
    ⑤ 제 2 반응 산물을 적정 위치에 형성하도록 상기 진공에서 상기 제 1 반응 산물을 NH3와 반응시키는 단계 ― 상기 제 2 반응 산물은 상기 제 1 볼륨보다 실질적으로 더 큰 제 2 볼륨을 가지며 또 HF의 확산에 실질적으로 저항함으로써 상기 에칭 단계는 스스로 제한적임 ―와,
    ⑥ 상기 산화물을 HF와 반응시키는 상기 단계를 상기 패드 산화물 두께가 제거될 때까지 계속하는 단계와,
    ⑦ 상기 제 2 반응 산물을 제거하는 단계와,
    ⑧ 상기 활성 영역에 트랜지스터들을 형성하는 단계와,
    ⑨ 상기 집적 회로를 형성하기 위하여 상기 트랜지스터들을 상호 접속하는 단계
    를 포함하는 집적 회로의 형성 방법.
  11. 제 10 항에 있어서,
    상기 산화물 복합층은 외측 코너를 구비하는 적어도 하나의 단계를 포함하며, 상기 산화물을 HF와 반응시키는 단계와 상기 제 1 반응 산물을 NH3와 반응시키는 단계는 상기 외측 코너를 우선적으로 공격하기 위하여 결합합으로써 상기 외측 코너를 둥글게 하는 집적 회로의 형성 방법.
  12. 제 10 항에 있어서,
    상기 산화물 복합층은 상기 패드 산화물과 상기 충전 산화물 간에 내측 코너를 구비하는 적어도 하나의 단계를 포함하며, 상기 산화물을 HF와 반응시키는 단계와 상기 제 1 반응 산물을 NH3와 반응시키는 단계는 상기 내측 코너에 대한 공격을 억제하도록 결합하는 집적 회로의 형성 방법.
  13. 제 10 항에 있어서,
    상기 충전 산화물은 상기 충전 산화물의 상면의 30nm 내에 결손부 상부, 결손부 측벽, 결손부 하부, 초기 결손 깊이 및 초기 결손 두께를 가지는 적어도 하나의 결손부를 포함하며,
    상기 제 2 반응 산물을 적정 위치에 형성하는 상기 단계는 상기 제 2 반응 산물의 반응 산물 두께가 상기 결손부를 블록할 때까지 상기 제 2 반응 산물을 상기 결손부 측벽과 상기 결손부 하부 상에 형성하는 단계를 포함함으로써 상기 상면 상의 상기 HF는 상기 결손 깊이가 감소하도록 상기 결손부 하부 상의 상기 HF보다 더 빠르게 반응하는 집적 회로의 형성 방법.
  14. 그 자체의 활성 영역에 형성된 하나의 집합의 트랜지스터와 그 사이의 상호접속부를 구비하는 실리콘 기판에 집적 회로를 형성하는 방법에 있어서,
    ① 상기 기판을 준비하고 그 위에 패드 산화물을 형성하는 단계와,
    ② 적어도 하나의 활성 영역에 대해 적어도 하나의 절연 트렌치를 에칭하는 단계와,
    ③ 상기 적어도 하나의 절연 트렌치를 충전 산화물로 충전하고 초과 충전 산화물을 상기 적어도 하나의 절연 트렌치 밖으로 제거하여, 인터페이스 측벽을 구비하는 적어도 하나의 산화물 인터페이스에서 접촉하는 상기 패드 산화물과 상기 충전 산화물을 포함하는 산화물의 복합 층을 형성하는 단계와,
    ④ 제 1 반응 산물을 형성하도록 진공에서 상기 산화물의 복합 층을 HF와 반응시킴으로써 상기 산화물의 복합 층을 에칭하는 단계 ― 상기 제 1 반응 산물은 제 1 볼륨을 가지며 상기 산화물 층으로부터 제거된 제거량의 Si를 포함함 ―와,
    ⑤ 제 2 반응 산물을 적정 위치에 형성하도록 상기 진공에서 상기 제 1 반응 산물을 NH3와 반응시키는 단계 ― 상기 제 2 반응 산물은 상기 제 1 볼륨보다 실질적으로 더 큰 제 2 볼륨을 가지며 또 HF의 확산에 실질적으로 저항함으로써 상기 에칭 단계는 스스로 제한적임 ―와,
    ⑥ 상기 산화물을 HF와 반응시키는 상기 단계를 상기 패드 산화물 두께가 제거될 때까지 계속하여 상기 제 2 반응 산물을 제거하는 단계와,
    ⑦ 상기 활성 영역에 트랜지스터들을 형성하는 단계와,
    ⑧ 상기 트랜지스터들 위에 적어도 하나의 레벨간 산화물 절연층을 피착하는 단계 ― 상기 레벨간 산화물은 레벨간 산화물 상면과 초기 레벨간 산화물 두께를 가지며 결손부 측벽, 결손부 하부, 초기 결손 깊이 및 초기 결손 두께를 가지는 적어도 하나의 결손부를 포함함 ―와,
    ⑨ 제 1 반응 산물을 형성하도록 진공에서 상기 레벨간 산화물을 HF와 반응시키는 단계 ― 상기 제 1 반응 산물은 제 1 레벨간 볼륨을 가지며 상기 레벨간 산화물 층으로부터 제거됨 ―와,
    ⑩ 제 2 반응 산물을 적정 위치에 형성하도록 상기 진공에서 상기 제 1 반응 산물을 NH3와 반응시키는 단계 ― 상기 제 2 반응 산물은 상기 제 1 레벨간 볼륨보다 실질적으로 더 큰 제 2 레벨간 볼륨을 가지며 또 HF의 확산에 실질적으로 저항함으로써 상기 에칭 방법은 스스로 제한적임 ―와,
    ⑪ 상기 제 2 반응 산물의 반응 산물 두께가 상기 결손부를 블록할 때까지 상기 제 2 반응 산물을 상기 결손부 측벽과 상기 결손부 하부 상의 적정 위치에 형성함으로써, 상기 레벨간 상면 상의 상기 HF가 상기 결손 깊이가 감소하도록 상기 결손부 하부 상의 상기 HF보다 더 빠르게 반응하는 단계와,
    ⑫ 상기 레벨간 산화물을 HF와 반응시키는 상기 단계를 상기 레벨간 산화물의 제거량이 제거될 때까지 계속하는 단계와,
    ⑬ 상기 제 2 반응 산물을 제거하여 상기 결손부가 상기 초기 결손 깊이보다 작은 최종 결손 깊이를 갖게 하는 단계와,
    ⑭ 상기 집적 회로를 형성하기 위하여 상기 트랜지스터들을 상호 접속하는 단계
    를 포함하는 집적 회로의 형성 방법.
  15. 제 14 항에 있어서,
    상기 레벨간 산화물은 결손부 측벽, 결손부 하부, 초기 결손 깊이 및 초기 결손 두께를 가지는 적어도 하나의 결손부를 포함하며,
    상기 제 2 반응 산물을 적정 위치에 형성하는 상기 단계는 상기 제 2 반응 산물의 반응 산물 두께가 상기 결손부를 블록할 때까지 상기 제 2 반응 산물을 상기 결손부 측벽과 상기 결손부 하부 상에 형성하는 단계를 포함함으로써 상기 레벨간 상면 상의 상기 HF는 상기 결손 깊이가 감소하도록 상기 결손부 하부 상의 상기 HF보다 더 빠르게 반응하는 집적 회로의 형성 방법.
  16. 제 15 항에 있어서,
    상기 반응 산물의 두께는 상기 결손부의 상기 하부에서 상기 결손부를 초기에 블록함으로써, 상기 상면은 상기 결손부 하부보다 더 빠르게 에칭되며 최종 결손부의 형상은 최종 결손부 하부 폭과 상기 최종 결손부 하부 폭보다 더 큰 최종 결손부 상부 폭을 가지는 집적 회로의 형성 방법.
  17. 제 16 항에 있어서,
    상기 결손부는 상기 충전 산화물의 상면의 30nm 내에 보이드 상부를 구비하는 보이드인 집적 회로의 형성 방법.
  18. 제 16 항에 있어서,
    상기 결손부는 상기 충전 산화물 내에서 크랙인 집적 회로의 형성 방법.
  19. 제 16 항에 있어서,
    상기 결손부는 상기 충전 산화물 내에서 심인 집적 회로의 형성 방법.
  20. 상면과 초기 산화물 두께를 가지며 결손부 측벽, 결손부 하부, 초기 결손 깊이 및 초기 결손 두께를 가지는 적어도 하나의 결손부를 포함하는 반도체 웨이퍼 상의 산화물 층을 에칭하는 방법에 있어서,
    ① 제 1 반응 산물을 형성하도록 진공에서 상기 산화물을 HF와 반응시키는 단계 ― 상기 제 1 반응 산물은 제 1 볼륨을 가지며 상기 산화물 층으로부터 제거된 Si의 제거량을 포함함 ―와,
    ② 제 2 반응 산물을 적정 위치에 형성하도록 상기 진공에서 상기 제 1 반응 산물을 NH3와 반응시키는 단계 ― 상기 제 2 반응 산물은 상기 제 1 볼륨보다 실질적으로 더 큰 제 2 볼륨을 가지며 또 HF의 확산에 실질적으로 저항함으로써 상기 에칭 방법은 스스로 제한적임 ―와,
    ③ 상기 제 2 반응 산물의 반응 산물 두께가 상기 결손부를 블록할 때까지 상기 제 2 반응 산물을 상기 결손부 측벽과 상기 결손부 하부 상의 적정 위치에 형성함으로써, 상기 상면 상의 상기 HF가 상기 결손 깊이가 감소하도록 상기 결손부 하부 상의 상기 HF보다 더 빠르게 반응하는 단계와,
    ④ 상기 산화물을 HF와 반응시키는 상기 단계를 상기 초기 산화물 두께의 제거량이 제거될 때까지 계속하는 단계와,
    ⑤ 상기 제 2 반응 산물을 제거하여 상기 결손부가 상기 초기 결손 깊이보다 작은 최종 결손 깊이를 갖게 하는 단계
    를 포함하는 산화물 층의 에칭 방법.
  21. 제 20 항에 있어서,
    상기 반응 산물의 두께는 상기 결손부의 상기 하부에서 상기 결손부를 초기에 블록함으로써, 상기 상면은 상기 결손부 하부보다 더 빠르게 에칭되며 최종 결손부의 형상은 최종 결손부 하부 폭과 상기 최종 결손부 하부 폭보다 더 큰 최종 결손부 상부 폭을 가지는 산화물 층의 에칭 방법.
  22. 제 21 항에 있어서,
    상기 산화물 층은 상기 웨이퍼의 활성 영역 상에 피착된 산화물의 제 1 영역과 열 산화물의 제 2 영역을 포함하며, 상기 피착된 산화물과 상기 열 산화물은 상기 열 산화물과 상기 피착된 산화물 간에 산화물 인터페이스를 포함하는 적어도 하나의 결손부에서 접촉하는 산화물 층의 에칭 방법.
  23. 제 21 항에 있어서,
    상기 산화물 층은 외측 코너를 구비하는 적어도 하나의 단계를 포함하며, 상기 산화물을 HF와 반응시키는 단계와 상기 제 1 반응 산물을 NH3와 반응시키는 단계는 상기 외측 코너를 우선적으로 공격하기 위하여 결합함으로써 상기 외측 코너를 둥글게 하는 산화물 층의 에칭 방법.
  24. 제 21 항에 있어서,
    상기 산화물 층은 상기 열 산화물과 상기 피착된 산화물 간에 내측 코너를 구비하는 적어도 하나의 단계를 포함하며, 상기 산화물을 HF와 반응시키는 단계와 상기 제 1 반응 산물을 NH3와 반응시키는 단계는 상기 내측 코너에 대한 공격을 억제하도록 결합하는 산화물 층의 에칭 방법.
  25. 상면과 초기 제 1 재료 두께를 가지며 결손부 측벽, 결손부 하부, 초기 결손 깊이 및 초기 결손 두께를 가지는 적어도 하나의 결손부를 포함하는 반도체 웨이퍼 상의 제 1 재료층을 에칭하는 방법에 있어서,
    ① 반응 산물을 형성하도록 진공에서 상기 제 1 재료를 적어도 하나의 반응물과 반응시키는 단계 ― 상기 반응 산물은 Si의 제거 볼륨을 포함하고 상기 제거 볼륨보다 실질적으로 더 큰 반응 산물 볼륨을 가지며 또 HF의 확산에 실질적으로 저항함으로써 상기 에칭 방법은 스스로 제한적임 ―와,
    ② 상기 반응 산물의 반응 산물 두께가 상기 결손부를 블록할 때까지 상기 반응 산물을 상기 결손부 측벽과 상기 결손부 하부 상의 적정 위치에 형성함으로써, 상기 상면 상의 상기 HF가 상기 결손 깊이가 감소하도록 상기 결손부 하부 상의 상기 HF보다 더 빠르게 반응하는 단계와,
    ③ 상기 제 1 재료를 HF와 반응시키는 상기 단계를 상기 초기 제 1 재료 두께의 제거량이 제거될 때까지 계속하는 단계와,
    ④ 상기 반응 산물을 제거하여 상기 결손부가 상기 초기 결손 깊이보다 작은 최종 결손 깊이를 갖게 하는 단계
    를 포함하는 제 1 재료층의 에칭 방법.
  26. 제 25 항에 있어서,
    상기 반응 산물의 두께는 상기 결손부의 상기 하부에서 상기 결손부를 초기에 블록함으로써, 상기 상면은 상기 결손부 하부보다 더 빠르게 에칭되며 최종 결손부의 형상은 최종 결손부 하부 폭과 상기 최종 결손부 하부 폭보다 더 큰 최종 결손부 상부 폭을 가지는 제 1 재료층의 에칭 방법.
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11284060A (ja) * 1998-03-27 1999-10-15 Hitachi Ltd 半導体装置及びその製造方法
US6319794B1 (en) * 1998-10-14 2001-11-20 International Business Machines Corporation Structure and method for producing low leakage isolation devices
US6204146B1 (en) * 1998-12-10 2001-03-20 United Microelectronics Corp. Method of fabricating shallow trench isolation
JP2003173015A (ja) * 2001-09-28 2003-06-20 Hoya Corp グレートーンマスクの製造方法
KR100487532B1 (ko) * 2002-07-29 2005-05-03 삼성전자주식회사 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법
DE10234699A1 (de) * 2002-07-30 2004-02-12 Advanced Micro Devices, Inc., Sunnyvale Ein Verfahren zum Bereitstellen eines dicken thermischen Oxides bei der Grabenisolation
US6656824B1 (en) 2002-11-08 2003-12-02 International Business Machines Corporation Low resistance T-gate MOSFET device using a damascene gate process and an innovative oxide removal etch
US6905941B2 (en) * 2003-06-02 2005-06-14 International Business Machines Corporation Structure and method to fabricate ultra-thin Si channel devices
US7049662B2 (en) * 2003-11-26 2006-05-23 International Business Machines Corporation Structure and method to fabricate FinFET devices
US20070123051A1 (en) * 2004-02-26 2007-05-31 Reza Arghavani Oxide etch with nh4-nf3 chemistry
JP4969871B2 (ja) * 2006-02-28 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 集積回路製造方法
US7416989B1 (en) 2006-06-30 2008-08-26 Novellus Systems, Inc. Adsorption based material removal process
US20100139744A1 (en) * 2006-08-31 2010-06-10 Elena Rogojina Fullerene-capped group iv semiconductor nanoparticles and devices made therefrom
US20080078441A1 (en) * 2006-09-28 2008-04-03 Dmitry Poplavskyy Semiconductor devices and methods from group iv nanoparticle materials
US20080230782A1 (en) * 2006-10-09 2008-09-25 Homer Antoniadis Photoconductive devices with enhanced efficiency from group iv nanoparticle materials and methods thereof
US20080138966A1 (en) * 2006-11-15 2008-06-12 Rogojina Elena V Method of fabricating a densified nanoparticle thin film with a set of occluded pores
US7786016B2 (en) * 2007-01-11 2010-08-31 Micron Technology, Inc. Methods of uniformly removing silicon oxide and a method of removing a sacrificial oxide
KR100878015B1 (ko) * 2007-01-31 2009-01-13 삼성전자주식회사 산화물 제거 방법 및 이를 이용한 트렌치 매립 방법
US7977249B1 (en) 2007-03-07 2011-07-12 Novellus Systems, Inc. Methods for removing silicon nitride and other materials during fabrication of contacts
US20090029522A1 (en) * 2007-07-25 2009-01-29 Hynix Semiconductor Inc. Method of Forming Isolation Layer of Semiconductor Device
US20100275982A1 (en) * 2007-09-04 2010-11-04 Malcolm Abbott Group iv nanoparticle junctions and devices therefrom
JP5069982B2 (ja) * 2007-09-06 2012-11-07 東京エレクトロン株式会社 半導体装置の製造方法および半導体装置
US8187486B1 (en) 2007-12-13 2012-05-29 Novellus Systems, Inc. Modulating etch selectivity and etch rate of silicon nitride thin films
US7704866B2 (en) * 2008-03-18 2010-04-27 Innovalight, Inc. Methods for forming composite nanoparticle-metal metallization contacts on a substrate
US8361834B2 (en) 2008-03-18 2013-01-29 Innovalight, Inc. Methods of forming a low resistance silicon-metal contact
US7923368B2 (en) * 2008-04-25 2011-04-12 Innovalight, Inc. Junction formation on wafer substrates using group IV nanoparticles
US8252194B2 (en) * 2008-05-02 2012-08-28 Micron Technology, Inc. Methods of removing silicon oxide
US7981763B1 (en) 2008-08-15 2011-07-19 Novellus Systems, Inc. Atomic layer removal for high aspect ratio gapfill
US8058179B1 (en) 2008-12-23 2011-11-15 Novellus Systems, Inc. Atomic layer removal process with higher etch amount
US8741778B2 (en) * 2010-12-14 2014-06-03 Applied Materials, Inc. Uniform dry etch in two stages
KR20140137222A (ko) * 2013-05-22 2014-12-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9431268B2 (en) 2015-01-05 2016-08-30 Lam Research Corporation Isotropic atomic layer etch for silicon and germanium oxides
US9425041B2 (en) 2015-01-06 2016-08-23 Lam Research Corporation Isotropic atomic layer etch for silicon oxides using no activation
US9806252B2 (en) 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US10559461B2 (en) 2017-04-19 2020-02-11 Lam Research Corporation Selective deposition with atomic layer etch reset
US10634629B2 (en) * 2017-05-24 2020-04-28 Board Of Trustees Of The University Of Arkansas Techniques for using oxide thickness measurements for predicting crack formation and growth history in high-temperature metallic components
WO2019226341A1 (en) 2018-05-25 2019-11-28 Lam Research Corporation Thermal atomic layer etch with rapid temperature cycling
EP3821457A4 (en) 2018-07-09 2022-04-13 Lam Research Corporation ETCHING ATOMIC LAYER ETCHING USING ELECTRON EXCITATION
US11862508B2 (en) * 2020-08-12 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and method of forming same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS396945B1 (ko) * 1961-09-09 1964-05-09
US3429791A (en) * 1965-10-23 1969-02-25 Gen Motors Corp Electrochemical machining ferrous metals using a film forming electrolyte including fluoride salts
US3518132A (en) * 1966-07-12 1970-06-30 Us Army Corrosive vapor etching process for semiconductors using combined vapors of hydrogen fluoride and nitrous oxide
US5189501A (en) * 1988-10-05 1993-02-23 Sharp Kabushiki Kaisha Isolator for electrically isolating semiconductor devices in an integrated circuit
US4874463A (en) * 1988-12-23 1989-10-17 At&T Bell Laboratories Integrated circuits from wafers having improved flatness
JP3018517B2 (ja) * 1991-01-25 2000-03-13 ソニー株式会社 ドライエッチング方法
US5268069A (en) * 1991-10-28 1993-12-07 International Business Machines Corporation Safe method for etching silicon dioxide
US5282925A (en) * 1992-11-09 1994-02-01 International Business Machines Corporation Device and method for accurate etching and removal of thin film
US5316965A (en) * 1993-07-29 1994-05-31 Digital Equipment Corporation Method of decreasing the field oxide etch rate in isolation technology

Also Published As

Publication number Publication date
KR100268744B1 (ko) 2000-12-01
US5766971A (en) 1998-06-16
JPH10178090A (ja) 1998-06-30

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