KR19980054357A

KR19980054357A - Capacitor Manufacturing Method for Semiconductor Devices

Info

Publication number: KR19980054357A
Application number: KR1019960073505A
Authority: KR
Inventors: 박주영
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1996-12-27
Filing date: 1996-12-27
Publication date: 1998-09-25

Abstract

본 발명은 커패시터의 제조방법에 관한 것으로, 특히 플로팅 커패시터(Floating Capacitor)의 후 공정에 있어서 메탈 콘택(Metal Contact)형성시 수직한 구조를 갖는 반도체 소자의 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor, and more particularly, to a method of manufacturing a capacitor of a semiconductor device having a vertical structure in forming a metal contact in a subsequent process of a floating capacitor.

이를 위한 본 발명의 반도체 소자의 커패시터 제조방법은 기판에 메인 셀영역과 주변영역을 정의하여 상기 각 영역의 기판상에 제1, 제2. 제3절연층을 형성하는 공정과, 상기 메인 셀영역의 소정부위가 노출되도록 상기 제1, 제2, 제3절연층을 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀 측면에 제1, 제2측벽을 형성하는 공정과, 상기 메인 셀영역에 실린더 형태의 커패시터의 하부전극을 형성하는 공정과, 습식식각을 이용하여 제3절연층을 제거하는 공정과, 상기 주변 영역의 소정부분의 제1, 제2절연층을 선택적으로 제거하여 메탈 콘택홀을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.The capacitor manufacturing method of the semiconductor device of the present invention for this purpose is to define a main cell region and a peripheral region on the substrate to the first, second on the substrate of each region. Forming a third insulating layer; forming a contact hole by etching the first, second and third insulating layers to expose a predetermined portion of the main cell region; and forming first and second contact holes on the side of the contact hole. Forming a second side wall, forming a lower electrode of a cylindrical capacitor in the main cell region, removing a third insulating layer using wet etching, and forming a predetermined portion of the peripheral region. And a step of forming a metal contact hole by selectively removing the first and second insulating layers.

Description

Capacitor Manufacturing Method for Semiconductor Devices

본 발명은 커패시터의 제조방법에 관한 것으로, 특히 플로팅 커패시터(Floating Capacitor)의 후 공정에 있어서 메탈 콘택(Metal Contact) 형성시 수직한 구조를 갖는 반도체 소자의 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor, and more particularly, to a method of manufacturing a capacitor of a semiconductor device having a vertical structure at the time of forming a metal contact in a subsequent process of a floating capacitor.

이하, 첨부된 도면을 참조하여 종래의 반도체 소자 제조방법에 대하여 설명하면 다음과 같다.Hereinafter, a conventional semiconductor device manufacturing method will be described with reference to the accompanying drawings.

도 1a 내지 도 1g는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a capacitor of a conventional semiconductor device.

먼저, 도 1a에 도시한 바와 같이 메인 셀영역과 주변영역을 정의하여 반도체기판(1)상에 제1절연층(2)을 형성한 후, 상기 제1절연층(2) 상에 제2, 제3절연층(3)(4)을 차례로 형성한다. 그리고 메인 셀영역의 상기 제1, 제2, 제3절연층(2)(3)(4)을 선택적으로 식각하여 콘택홀(5)을 형성한다.First, as shown in FIG. 1A, a first insulating layer 2 is formed on a semiconductor substrate 1 by defining a main cell region and a peripheral region. Third insulating layers 3 and 4 are sequentially formed. The contact holes 5 may be formed by selectively etching the first, second and third insulating layers 2, 3, and 4 of the main cell region.

이때, 상기 제1,3절연층(2)(4)은 산화막을 사용하고, 제2절연층(3)은 질화막을 사용한다.In this case, an oxide film is used for the first and third insulating layers 2 and 4, and a nitride film is used for the second insulating layer 3.

이어, 도 1b에 도시한 바와 같이 콘택홀(5)을 포함한 메인 셀영역에 제4, 제5절연층을 형성한 후, 에치백 공정을 이용하여 상기 콘택홀(5) 측면에 제4, 제5절연층 측벽(6)(7)을 형성한다.Subsequently, as shown in FIG. 1B, the fourth and fifth insulating layers are formed in the main cell region including the contact holes 5, and then the fourth and fifth sides are formed on the side surfaces of the contact holes 5 using an etch back process. 5 insulating layer sidewalls 6 and 7 are formed.

이때, 상기 제4절연층(6)은 질화막을 사용하고, 제5절연층(7)은 산화막을 사용한다. 한편 BPSG 클럭 방지를 위해 만들어준 콘택홀(5)내의 제4, 제5절연층 측벽(6)(7)의 크기는 0.3μm이다.In this case, the fourth insulating layer 6 uses a nitride film and the fifth insulating layer 7 uses an oxide film. Meanwhile, the size of the fourth and fifth insulating layer sidewalls 6 and 7 in the contact hole 5 made to prevent the BPSG clock is 0.3 μm.

이어서, 도 1c에 도시한 바와 같이 콘택홀(5)을 포함한 제3절연층(4) 상에 제1폴리 실리콘층(8)을 형성하고, 상기 제1폴리 실리콘층(8) 상에 제6절연층(9) 및 HSG층(10)을 형성한다.Subsequently, as illustrated in FIG. 1C, a first polysilicon layer 8 is formed on the third insulating layer 4 including the contact hole 5, and a sixth layer is formed on the first polysilicon layer 8. The insulating layer 9 and the HSG layer 10 are formed.

이때, 제6절연층(9)은 산화막을 사용하고, 상기 HSG층(10)은 표면 반사에 의한 스탠딩 웨이브(Standing Wave) 효과를 감소시킨다.In this case, the sixth insulating layer 9 uses an oxide film, and the HSG layer 10 reduces the standing wave effect due to surface reflection.

이어, 도 1d에 도시한 바와 같이 HSG층(10)상에 포토레지스트를 증착하고 노광 및 현상으로 커패시터가 형성될 영역에만 남도록 패터닝하여 제1포토레지스트 패턴(11)을 형성한 후, 상기 제1포토레지스트 패턴(11)을 마스크로 하여 제1폴리 실리콘층(8) 및 제6절연층(9)과 HSG층(10)을 식각한다. 이때, 주변영역의 제1폴리 실리콘층(8) 및 제6절연층(9)과 HSG층(10)은 제거된다.Subsequently, as shown in FIG. 1D, the photoresist is deposited on the HSG layer 10 and patterned so as to remain only in the region where the capacitor is to be formed by exposure and development, thereby forming the first photoresist pattern 11. The first polysilicon layer 8, the sixth insulating layer 9, and the HSG layer 10 are etched using the photoresist pattern 11 as a mask. At this time, the first polysilicon layer 8, the sixth insulating layer 9, and the HSG layer 10 in the peripheral region are removed.

이어서, 도 1e에 도시한 바와 같이 제1포토레지스트 패턴을 제거하고, HSG층(10)을 포함한 제3절연층(4)상에 포토레지스트를 증착하고, 노광 및 현상공정을 이용하여 주변영역에만 남도록 패터닝하여 제2포토레지스트 패턴(13)을 형성한다. 그리고 상기 포토레지스트 패턴(13)를 마스크를 하여 상기 메인 셀영역의 HSG층(10)을 포함한 제3절연층(4)상에 제2폴리 실리콘층을 증착한 후, 에치백 공정을 이용하여 제1폴리 실리콘층(8), 제6절연층(9) 및 HSG층(10) 측면에 제2폴리 실리콘층 측벽(12)을 형성한다.Subsequently, as shown in FIG. 1E, the first photoresist pattern is removed, the photoresist is deposited on the third insulating layer 4 including the HSG layer 10, and the exposure and development processes are used only in the peripheral region. The second photoresist pattern 13 is formed by patterning the remaining photoresist. After depositing the second polysilicon layer on the third insulating layer 4 including the HSG layer 10 of the main cell region by using the photoresist pattern 13 as a mask, a second etch back process is performed. Sidewalls 12 of the second polysilicon layer are formed on side surfaces of the one polysilicon layer 8, the sixth insulating layer 9, and the HSG layer 10.

이어, 도 1f에 도시한 바와 같이 제2포토레지스트 패턴(13)을 마스크로 하여 주변영역을 제외한 메인 셀영역에 습식식각을 통해 상기 제3, 제6절연층(4)(9) 및 HSG층(10)을 제거하여 플로팅 커패시터의 하부전극을 완성한다.Subsequently, as shown in FIG. 1F, the third and sixth insulating layers 4 and 9 and the HSG layer are wet-etched in the main cell region except for the peripheral region using the second photoresist pattern 13 as a mask. Remove (10) to complete the lower electrode of the floating capacitor.

이어서, 도 1g에 도시한 바와 같이 제2포토레지스트 패턴(13)를 제거하고, 메인 셀영역의 커패시터 하부전극에 유전체막(도면에 도시하지 않았음) 및 상부전극(도면에 도시하지 않았음)을 형성한 후, 주변영역에 후 공정의 메탈 콘택홀(14)을 형성한다.Subsequently, as shown in FIG. 1G, the second photoresist pattern 13 is removed, and a dielectric film (not shown) and an upper electrode (not shown) are disposed on the capacitor lower electrode of the main cell region. After forming the metal contact hole 14 of the post process in the peripheral region.

이때, 제1, 제2, 제3절연층(2)(3)(4)의 에칭 선택비가 맞지 않아 변형된 형태의 콘택홀(14)이 형성된다.At this time, since the etching selectivity of the first, second and third insulating layers 2, 3 and 4 does not match, a contact hole 14 having a deformed form is formed.

그러나 상기와 같은 종래의 반도체 소자의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.However, the above-described conventional method of manufacturing a capacitor of a semiconductor device has the following problems.

메인 셀영역의 산화막은 습식식각을 이용하여 제거하지만 주변영역의 산화막은 제거가 되지 않으므로 질화막이 산화막 사이에 형성되어 있어, 후 공정의 메탈 콘택 형성을 위한 에칭시 선택비가 맞지 않아 변형된 형태로 식각된다.The oxide film in the main cell region is removed by wet etching, but since the oxide film in the peripheral region is not removed, a nitride film is formed between the oxide films, so that the etching ratio does not match during etching to form the metal contact in the post-process. do.

본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로 주변영역 습식식각을 통해 산화막을 제거하여 후 공정의 메탈 콘택 형성시 에칭 선택성을 향상시킨 반도체 소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method for manufacturing a capacitor of a semiconductor device which improves the etching selectivity in forming a metal contact in a post process by removing an oxide film through wet etching the peripheral region.

도 1a 내지 도 1g는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도.1A to 1G are cross-sectional views illustrating a method of manufacturing a capacitor of a conventional semiconductor device.

도 2a 내지 도 2g는 본 발명의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

20:기판21:제1절연층20: substrate 21: first insulating layer

22:제2절연층23:제3절연층22: second insulating layer 23: third insulating layer

24:콘택홀25:제4절연층 측벽24 contact hole 25 sidewalls of the fourth insulating layer

26:제5절연층 측벽27:제1폴리 실리콘층26: fifth insulating layer sidewalls 27: first polysilicon layer

28:제6절연층29:HSG층28: sixth insulating layer 29: HSG layer

30:제1포토레지스트 패턴31:제2폴리 실리콘층 측벽30: first photoresist pattern 31: second polysilicon layer sidewall

32:메탈 금속 콘택홀32: metal metal contact hole

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터 제조방법은 기판에 메인 셀영역과 주변영역을 정의하여 상기 각 영역의 기판상에 제1, 제2, 제3절연층을 형성하는 공정과, 상기 메인 셀영역의 소정부위가 노출되도록 상기 제1, 제2, 제3절연층을 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀 측면에 제1, 제2측벽을 형성하는 공정과, 상기 메인 셀영역에 실린더 형태의 커패시터의 하부전극을 형성하는 공정과, 습식식각을 이용하여 제3절연층을 제거하는 공정과, 상기 주변영역의 소정부분의 제1, 제2절연층을 선택적으로 제거하여 메탈 콘택홀을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.The capacitor manufacturing method of the semiconductor device of the present invention for achieving the above object is a step of forming a first cell, a second insulating layer on the substrate of each region by defining a main cell region and a peripheral region on the substrate Forming a contact hole by etching the first, second, and third insulating layers to expose a predetermined portion of the main cell region; and forming first and second side walls on the side of the contact hole. Forming a lower electrode of the capacitor having a cylindrical shape in the main cell region, removing the third insulating layer using wet etching, and selectively selecting first and second insulating layers of a predetermined portion of the peripheral region. And removing the metal to form a metal contact hole.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 커패시터 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.Hereinafter, a capacitor manufacturing method of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2g는 본 발명의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device of the present invention.

도 2a에 도시한 바와 같이 메인 셀영역과 주변영역을 정의하여 반도체 기판(20)상에 제1절연층(21)을 형성한 후, 상기 제1절연층(21)상에 제2, 제3절연층(22)(23)을 차례로 형성한다. 그리고 메인 셀영역의 상기 제1, 제2, 제3절연층(21)(22)(23)을 선택적으로 식각하여 콘택홀(24)을 형성한다.As shown in FIG. 2A, a first insulating layer 21 is formed on the semiconductor substrate 20 by defining a main cell region and a peripheral region, and then second and third layers are formed on the first insulating layer 21. The insulating layers 22 and 23 are formed in order. The contact holes 24 are formed by selectively etching the first, second, and third insulating layers 21, 22, and 23 of the main cell region.

이때, 상기 제1, 3절연층(21)(23)은 산화막을 사용하고, 제2절연층(22)은 질화막을 사용한다.In this case, an oxide film is used as the first and third insulating layers 21 and 23, and a nitride film is used as the second insulating layer 22.

이어, 도 2b에 도시한 바와 같이 콘택홀(24)을 포함한 메인 셀영역에 제4, 제5절연층을 형성한 후, 에치백 공정을 이용하여 상기 콘택홀(24) 측면에 제4, 제5절연층 측벽(25)(26)을 형성한다.Subsequently, as shown in FIG. 2B, the fourth and fifth insulating layers are formed in the main cell region including the contact holes 24, and then the fourth and fifth sides of the contact holes 24 are formed using an etch back process. 5 insulating layer sidewalls 25 and 26 are formed.

이때, 상기 제4절연층(25)은 질화막을 사용하고, 제5절연층(26)은 산화막을 사용한다. 한편 메인 셀영역의 콘택홀(24) 크기가 0.6μm 이상인 경우 제4, 제5절연층 측벽(25)(26)의 크기는 0.3μm이지만 실제 공정 진행후에는 0.5~1μm로 된다.In this case, the fourth insulating layer 25 uses a nitride film, and the fifth insulating layer 26 uses an oxide film. On the other hand, when the size of the contact hole 24 in the main cell region is 0.6 μm or more, the size of the fourth and fifth insulating layer sidewalls 25 and 26 is 0.3 μm, but after the actual process, the size becomes 0.5 to 1 μm.

이어서, 도 2c에 도시한 바와 같이 콘택홀(24)을 포함한 제3절연층(23)상에 제1폴리 실리콘층(27)을 형성하고, 상기 제1폴리 실리콘층(27)상에 제6절연층(28) 및 HSG층(29)을 형성한다.Next, as illustrated in FIG. 2C, a first polysilicon layer 27 is formed on the third insulating layer 23 including the contact hole 24, and a sixth layer is formed on the first polysilicon layer 27. The insulating layer 28 and the HSG layer 29 are formed.

이때, 제6절연층(28)은 산화막을 사용하고, 상기 HSG층(29)은 표면 반사에 의한 스탠딩 웨이브(Standing Wave) 효과를 감소시킨다.In this case, the sixth insulating layer 28 uses an oxide film, and the HSG layer 29 reduces the standing wave effect due to surface reflection.

이어, 도 2d에 도시한 바와 같이 HSG층(29)상에 포토레지스트를 증착하고 노광 및 현상공정을 이용하여 커패시터가 형성될 부분에만 남도록 패터닝하여 제1포토레지스트 패턴(30)을 형성한 후, 상기 제1포토레지스트 패턴(30)을 마스크로하여 제1폴리실리콘층(27) 및 제6절연층(28)과 HSG층(29)을 식각한다.Subsequently, as shown in FIG. 2D, after the photoresist is deposited on the HSG layer 29 and patterned so as to remain only in the portion where the capacitor is to be formed using the exposure and development processes, the first photoresist pattern 30 is formed. The first polysilicon layer 27, the sixth insulating layer 28, and the HSG layer 29 are etched using the first photoresist pattern 30 as a mask.

이때, 주변영역의 제1폴리 실리콘층(27) 및 제6절연층(28)과 HSG층(29)은 제거된다.At this time, the first polysilicon layer 27, the sixth insulating layer 28, and the HSG layer 29 in the peripheral region are removed.

이어서, 도 2e에 도시한 바와 같이 제1포토레지스터 패턴(30)을 제거한 후, 상기 제3절연층(23)상에 제2폴리 실리콘층을 증착한 후, 에치백 공정을 이용하여 제1폴리 실리콘층(27), 제6절연층(28) 및 HSG층(29) 측면에 제2폴리 실리콘층 측벽(31)을 형성한다.Subsequently, after removing the first photoresist pattern 30 as illustrated in FIG. 2E, a second polysilicon layer is deposited on the third insulating layer 23, and then the first poly is formed by using an etch back process. Sidewalls 31 of the second polysilicon layer are formed on the side surfaces of the silicon layer 27, the sixth insulating layer 28, and the HSG layer 29.

이어, 도 2f에 도시한 바와 같이 습식식각을 이용하여 메인 셀영역 및 주변영역의 상기 제3, 제6절연층(4)(9) 및 HSG층(10)을 제거하여 플로팅 커패시터의 하부전극을 완성한다.Subsequently, as illustrated in FIG. 2F, the third and sixth insulating layers 4 and 9 and the HSG layer 10 of the main cell region and the peripheral region are removed using wet etching to remove the lower electrode of the floating capacitor. Complete

이어서, 도 2g에 도시한 바와 같이 메인 셀영역의 커패시터 하부전극에 유전체막(도면에 도시하지 않았음) 및 상부전극(도면에 도시하지 않았음)을 형성한 후, 주변영역에 수직한 구조를 갖는 후 공정의 메탈 콘택홀(32)을 형성한다.Subsequently, as shown in FIG. 2G, a dielectric film (not shown) and an upper electrode (not shown) are formed on the capacitor lower electrode of the main cell region, and then a structure perpendicular to the peripheral region is formed. The metal contact hole 32 of the post process is formed.

이상에서 설명한 바와 같이 본 발명의 반도체 소자의 커패시터 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the capacitor manufacturing method of the semiconductor device of the present invention has the following effects.

산화막을 습식식각을 이용하여 제거하고, 질화막을 건식식각하여 제거하므로 후 공정의 메탈 콘택 형성시 변형된 구조가 아닌 수직한 콘택을 형성할 수가 있다.Since the oxide film is removed by wet etching and the nitride film is removed by dry etching, vertical contacts, not deformed structures, may be formed when forming metal contacts in a later process.

Claims

Defining a main cell region and a peripheral region on the substrate to form first, second, and third insulating layers on the substrate of each region;

Forming a contact hole by etching the first, second, and third insulating layers to expose a predetermined portion of the main cell region;

Forming first and second side walls on the contact hole side;

Forming a lower electrode of a cylindrical capacitor in the main cell region;

Removing the third insulating layer using wet etching;

And removing the first and second insulating layers of the predetermined area of the peripheral area to form a metal contact hole.

The method of claim 1,

The contact hole has a size of 0.6μm, the size of the contact hole sidewall is a capacitor manufacturing method of a semiconductor device, characterized in that 0.3 ~ 1μm or more.

The method of claim 1,

Forming a first polysilicon layer, a fourth insulating layer, and a fifth insulating layer on the third insulating layer including the contact hole;

Removing only a portion of the capacitor to be formed, and then forming a second polysilicon sidewall on side surfaces of the first polysilicon layer, the fourth insulating layer, and the fifth insulating layer;

A method for manufacturing a capacitor of a semiconductor device, comprising the step of removing the fourth and fifth insulating layers using wet etching.